本文檔的主要內(nèi)容詳細(xì)介紹的是三態(tài)門(mén)原理HDL語(yǔ)言DSP和ARM總線的仿真及Modelsim使用教程資料主要內(nèi)容包括了：1 ModelSimSE的使用流程，2 一個(gè)Verilog計(jì)數(shù)器仿真詳細(xì)流程附源代碼，3 一個(gè)VHDL計(jì)數(shù)器仿真詳細(xì)流程附源代碼，4 Force和run兩個(gè)cmd指令詳細(xì)解釋?zhuān)? Do文件的使用和編寫(xiě)例子，6 網(wǎng)上下載ModelSimXE調(diào)試Verilog TestBench的一個(gè)例子，HDL語(yǔ)言的INOUT端口仿真暨三態(tài)門(mén)仿真，VerilogHDL 的三態(tài)門(mén)實(shí)現(xiàn)與仿真，ARM 總線的三態(tài)門(mén)實(shí)現(xiàn)與仿真

　　三態(tài)門(mén)是FPGA 編程開(kāi)發(fā)中經(jīng)常遇到的一個(gè)問(wèn)題。一個(gè)典型的應(yīng)用就是TI 的DSP 的EMIF 總線。針對(duì)HDL 語(yǔ)言的三態(tài)門(mén)應(yīng)用示例和仿真示例在網(wǎng)上很多，但是往往只講述一種語(yǔ)言的，沒(méi)有給予兩種語(yǔ)言下三態(tài)門(mén)的一個(gè)綜合評(píng)述，如講述二者使用、仿真時(shí)的區(qū)別等。特別是VerilogHDL 語(yǔ)言下的三態(tài)門(mén)仿真，很多講述都是語(yǔ)焉不詳，包括使用Force 語(yǔ)句等，這些使用人手工干預(yù)的仿真方法明顯違背了EDA 自動(dòng)化的宗旨，是使用者對(duì)其仿真方法不明確的情況下的一種權(quán)益之計(jì)。

　　本文將使用一個(gè)DSP EMIF 接口邏輯的例子，詳細(xì)講述：

　?。?）什么叫做Z 態(tài)？三態(tài)的晶體管級(jí)實(shí)現(xiàn)是怎樣的？

　　（1）VHDL 語(yǔ)言下同步、異步三態(tài)門(mén)的實(shí)現(xiàn)和仿真；

　?。?）VerilogHDL 語(yǔ)言下同步、異步三態(tài)門(mén)的實(shí)現(xiàn)和仿真；

　?。?）Verilog 下ARM 三態(tài)總線的仿真實(shí)例；

　　（4）綜述兩種語(yǔ)言下仿真的要點(diǎn)。

　　由圖1 可以看出，一個(gè)FPGA 的管腳由一個(gè)輸入緩沖器和一個(gè)三態(tài)輸出緩沖器構(gòu)成。三態(tài)輸出緩沖器，即三態(tài)門(mén)，是指邏輯門(mén)的輸出除有高、低電平兩種狀態(tài)外，還有第三種狀態(tài)——高阻狀態(tài)的門(mén)電路。高阻態(tài)相當(dāng)于隔斷狀態(tài)（電阻很大，相當(dāng)于開(kāi)路）。 三態(tài)門(mén)都有一個(gè)EN 控制使能端，來(lái)控制門(mén)電路的通斷。 可以具備這三種狀態(tài)的器件就叫做三態(tài)。準(zhǔn)確來(lái)講，三態(tài)的高阻態(tài)（Z 態(tài)）指的就是門(mén)的輸出腳的兩個(gè)驅(qū)動(dòng)TTL 或MOS 管都處于截止?fàn)顟B(tài)時(shí)的輸出狀態(tài)。參考圖2、圖3 和圖4 有更詳細(xì)的理解。