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      電子發(fā)燒友網(wǎng)>電子資料下載>仿真技術(shù)>Verilog-AMS實值建模指南

      Verilog-AMS實值建模指南

      2021-03-28 | rar | 1.02 MB | 次下載 | 免費

      資料介紹

      　　實值建模（RVM）是一種方法，你可以通過它來執(zhí)行模擬或驗證采用離散模擬實值的混合信號設(shè)計。這只允許使用模擬該數(shù)字解算器，避免了較慢的模擬仿真，實現(xiàn)了密集的驗證短時間內(nèi)混合信號設(shè)計。在這種情況下，您需要考慮權(quán)衡在仿真性能和精度之間。RVM還提供了鏈接的可能性與其他先進(jìn)的驗證技術(shù)，如基于斷言的驗證，沒有與模擬引擎接口或定義新的語義來處理模擬值。

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