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      利用面向?qū)ο蠹夹g(shù)進(jìn)行可配置的FFT IP設(shè)計(jì)與實(shí)現(xiàn)

      2010-07-04 | rar | 344 | 次下載 | 2積分

      資料介紹

      利用面向?qū)ο蠹夹g(shù)進(jìn)行可配置的FFT IP 設(shè)計(jì)與實(shí)現(xiàn)
      摘要：為了縮短產(chǎn)品上市時(shí)間并降低設(shè)計(jì)成本，IP 復(fù)用已經(jīng)成為IC設(shè)計(jì)的重要手段。以往利用RTL 代碼編寫的IP，往往是針對(duì)特定應(yīng)用實(shí)現(xiàn)的，可移植性和可配置性不高。而將設(shè)計(jì)的抽象層次從RTL級(jí)提高到C++后，可利用軟件復(fù)用中常用面向?qū)ο蠹夹g(shù)，進(jìn)行模板化算法設(shè)計(jì)，從而可真正實(shí)現(xiàn)IP Reuse。本文以FFT IP的設(shè)計(jì)為例，利用面向?qū)ο蟮?a target='_blank' class='arckwlink_none'>編程技術(shù)，進(jìn)行了全面可配置的C++ FFT IP 代碼的設(shè)計(jì)，并借助Mentor Graphics的高層次綜合工具（Catapult Synthesis），無誤地將C++ IP綜合成針對(duì)ASIC/FPGA特性的高質(zhì)量RTL代碼，且速度比手工RTL編碼的快10-20倍，并以圖表方式給出不同約束下的面積、延遲和吞吐率(10243、12291、14339、4109個(gè)時(shí)鐘周期)的性能，同時(shí)提供了集成的驗(yàn)證和綜合流程，極大地提高了設(shè)計(jì)效率。
      關(guān)鍵詞：高層次綜合可配置 FFT IP復(fù)用面向?qū)ο?
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