lntel Xeon Phi協(xié)處理器的指令集IMCI引入了硬件實現(xiàn)的vgather指令，旨在幫助512位SIMD寄存器訪問非連續(xù)內(nèi)存地址上的數(shù)據(jù)。然而實驗結(jié)果顯示，vgather很有可能成為應(yīng)用在Xeon Phi協(xié)處理器上關(guān)鍵的性能瓶頸之一。基于以上結(jié)論，針對vgather的性能建?？梢詭椭脩羯钊氲卣莆蘸屠斫釾eon Phi協(xié)處理器的性能特性。在實驗方法上，本文方法與現(xiàn)存的通過程序段內(nèi)嵌入?yún)R編代碼進(jìn)行數(shù)據(jù)統(tǒng)計不同，使用PAPI等性能分析工具直接收集硬件計數(shù)器的統(tǒng)計結(jié)果，作為模型的實驗數(shù)據(jù)。本文的性能模型基于AGI事件次數(shù)和根據(jù)VPU DATA—READ次數(shù)估算得出的vgather所導(dǎo)致的平均延遲構(gòu)建而成。該模型能夠?qū)eon Phi應(yīng)用代碼中由vgather所導(dǎo)致的總延遲進(jìn)行預(yù)測。最終，為了驗證模型預(yù)測的準(zhǔn)確性，將該模型應(yīng)用在三維7點stencil應(yīng)用代碼上，預(yù)測結(jié)果顯示，vgather耗時占計算總耗時的約40%。再將該結(jié)果與利用int rinsics指令去除vgather后的計算耗時進(jìn)行了對比驗證，結(jié)果顯示模型預(yù)測準(zhǔn)確?；谏鲜鼋Y(jié)論，采用硬件計數(shù)器的統(tǒng)計結(jié)果在Xeon Phi協(xié)處理器上針對vgather枸建了性能模型。同時，通過與其他平臺的vgather對比，認(rèn)為該模型也可以應(yīng)用在同樣具備vgather的Intel CPU處理器平臺上。