設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA 的，可用于多數(shù)據(jù)緩存的、能夠高效利用帶寬的多端口
SDRAM 控制器。本文使用狀態(tài)機(jī)的設(shè)計(jì)思想，采用Verilog 硬件描述語言設(shè)計(jì)了時(shí)序控制程序。得到的SDRAM 讀寫信號仿真波形圖時(shí)序合理、邏輯正確。并成功應(yīng)用到視頻數(shù)據(jù)采集顯示的系統(tǒng)中，能夠達(dá)到實(shí)時(shí)顯示的要求。
關(guān)鍵詞 多端口；SDRAM 控制器；FPGA
目前，在很多視頻數(shù)據(jù)采集以及實(shí)時(shí)顯示的應(yīng)用開發(fā)中，常需要用到存儲(chǔ)容量大、讀寫
速度快的存儲(chǔ)器。在各種存儲(chǔ)器件中，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM 以其速度快、容量大、價(jià)格低的特點(diǎn)而備受關(guān)注。SDRAM 的工作頻率可以達(dá)到100MHz 甚至更高，但是在其工作周期內(nèi)，因?yàn)橐兴⑿?、預(yù)充電以及尋址等必要的操作，不可能總處于數(shù)據(jù)傳輸狀態(tài)，使得它的帶寬不能達(dá)到百分之百的利用，實(shí)時(shí)顯示效果因此受到影響。為此，本文在研究有關(guān)文獻(xiàn)的基礎(chǔ)上，根據(jù)具體情況提出了一種獨(dú)特的方法，利用FPGA 的片上資源開辟了多個(gè)FIFO 作為讀寫緩存，實(shí)現(xiàn)了多端口SDRAM 控制器的設(shè)計(jì)，并用Verilog 硬件描述語言[1] 給予實(shí)現(xiàn)，仿真結(jié)果表明該控制器能夠輪流地從多個(gè)緩存向SDRAM 進(jìn)行存取，實(shí)現(xiàn)了高速多數(shù)據(jù)緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，從而達(dá)到實(shí)時(shí)顯示的要求，并且只要將該設(shè)計(jì)稍加修改，便可應(yīng)用到其他需要多數(shù)據(jù)緩存的場合。