??????? 近幾年基于預(yù)定制模塊IP(Intellectual Property)核的SoC(片上系統(tǒng))技術(shù)得到快速發(fā)展，各種功能的IP 核可以集成在一塊芯片上，從而使得SoC 的測(cè)試、IP 核的驗(yàn)證以及IP 核相關(guān)性的測(cè)試變得非常困難，傳統(tǒng)的測(cè)試和驗(yàn)證方法難以勝任。本文通過曼徹斯特編碼譯碼器IP 核的設(shè)計(jì)、測(cè)試，介紹了廣泛應(yīng)用于IP 核測(cè)試的方法—內(nèi)建自測(cè)試(Built-In Self Test )方法，強(qiáng)調(diào)了面向IP 測(cè)試的IP 核設(shè)計(jì)有關(guān)方法。
關(guān)鍵字：IP 核，內(nèi)建自測(cè)試BIST，測(cè)試外殼（wrapper）。
???????? 為了盡快將專用電路投放市場(chǎng)，SoC 片上系統(tǒng)設(shè)計(jì)制造中普遍采用IP(Intellectual
Property)核技術(shù)，由各個(gè)IP 核組成高度集成的SoC 片上系統(tǒng)。由于集成的數(shù)字電路中僅有最頂層的輸入輸出引腳與外界相連，IP 核內(nèi)部邏輯信號(hào)、IP 核模塊之間的連接信號(hào)以及電路中的競(jìng)爭(zhēng)冒險(xiǎn)的測(cè)試無從下手，這些都給SoC 以及IP 核的測(cè)試帶來了挑戰(zhàn)。隨著片上系統(tǒng)設(shè)計(jì)的日趨復(fù)雜化，設(shè)計(jì)的測(cè)試驗(yàn)證工作越發(fā)繁重，使用傳統(tǒng)的基于模擬的方法對(duì)其進(jìn)行驗(yàn)證已經(jīng)不能滿足設(shè)計(jì)需要。可以說SoC 以及IP 核的測(cè)試驗(yàn)證成為了SoC 技術(shù)發(fā)展的瓶頸，人們正在尋求其他的設(shè)計(jì)驗(yàn)證技術(shù)。其中較為理想的測(cè)試方法，就是在核的設(shè)計(jì)同時(shí)考慮并采取相關(guān)的測(cè)試設(shè)計(jì)，方便核的后端測(cè)試。本文以曼徹斯特編碼器、譯碼器IP 核的測(cè)試設(shè)計(jì)為例，討論了IP 核的內(nèi)建自測(cè)試（BIST）方法。