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      標(biāo)簽　>　時(shí)序

      時(shí)序

      時(shí)序

      +關(guān)注5人關(guān)注

      這里所說的時(shí)序其實(shí)就是指時(shí)序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對(duì)象之間發(fā)送消息的時(shí)間順序顯示多個(gè)對(duì)象之間的動(dòng)態(tài)協(xié)作。

      文章：217個(gè) 瀏覽：37865次 帖子：232個(gè)

      時(shí)序技術(shù)

      FPGA時(shí)序分析時(shí)fast corner和slow corner是什么？

      與雙極晶體管不同，在不同的晶片之間以及在不同的批次之間，MOSFETs 參數(shù)變化很 大。為了在一定程度上減輕電路設(shè)計(jì)任務(wù)的困難，工藝工程師們要保證器件的...

      2022-08-10 標(biāo)簽：fpga時(shí)序SiCMOSFETs 3254 0

      八路時(shí)序輸出閃光狀態(tài)變化快慢的燈飾電路

      八路時(shí)序輸出閃光狀態(tài)變化快慢的燈飾電路

      如圖所示的電路為一能根據(jù)音頻信號(hào)的強(qiáng)弱控制八路時(shí)序輸出閃光狀態(tài)變化快慢的燈飾電路。

      2019-12-22 標(biāo)簽：集成電路時(shí)序 3212 0

      數(shù)字設(shè)計(jì)FPGA應(yīng)用：時(shí)序邏輯電路FPGA的實(shí)現(xiàn)

      數(shù)字設(shè)計(jì)FPGA應(yīng)用：時(shí)序邏輯電路FPGA的實(shí)現(xiàn)

      本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)...

      2019-12-05 標(biāo)簽：fpga存儲(chǔ)時(shí)序 3203 0

      干貨 | 正確的時(shí)序很關(guān)鍵,這個(gè)小眾方案很可靠

      許多模擬電路需要一種時(shí)鐘信號(hào)，或者要求能在一定時(shí)間后執(zhí)行某項(xiàng)任務(wù)。

      2019-08-07 標(biāo)簽：模擬電路時(shí)序 3197 0

      FPGA程序時(shí)序錯(cuò)誤對(duì)工程的影響

      本課程前期是基礎(chǔ)理論的講解，后期是結(jié)合經(jīng)驗(yàn)和項(xiàng)目實(shí)踐提煉的主要內(nèi)容，圍繞抗干擾和工程實(shí)現(xiàn)進(jìn)行原理闡述，省去了復(fù)雜的公式推導(dǎo)過程，和大家分享硬件學(xué)習(xí)經(jīng)驗(yàn)。

      2019-11-08 標(biāo)簽：fpga程序時(shí)序 3169 0

      淺談DC綜合工具的工作流程

      淺談DC綜合工具的工作流程

      在電路設(shè)計(jì)自動(dòng)化的時(shí)代，綜合工具的作用不言而喻，通過綜合，設(shè)計(jì)人員能夠獲得自己所設(shè)計(jì)模塊的規(guī)模、時(shí)序性能和關(guān)鍵路徑等有用信息，進(jìn)而指導(dǎo)自己優(yōu)化設(shè)計(jì)結(jié)構(gòu)。...

      2023-06-19 標(biāo)簽：電路設(shè)計(jì)HDLDC 3163 0

      DDR4 IP校準(zhǔn)后硬件故障的調(diào)試方法與根本原因分析

      DDR4 IP校準(zhǔn)后硬件故障的調(diào)試方法與根本原因分析

      本篇博客將為您演示如何使用此報(bào)告來幫助加速調(diào)試，甚至完全避免硬件故障，最后確定此問題根本原因是校準(zhǔn)完成時(shí)出現(xiàn)爭(zhēng)用狀況。出現(xiàn)爭(zhēng)用狀況的原因是由于某個(gè)多周期...

      2022-08-02 標(biāo)簽：DDR4時(shí)序 3162 0

      時(shí)序基礎(chǔ)分析

      時(shí)序基礎(chǔ)分析

      時(shí)序分析是以分析時(shí)間序列的發(fā)展過程、方向和趨勢(shì)，預(yù)測(cè)將來時(shí)域可能達(dá)到的目標(biāo)的方法。此方法運(yùn)用概率統(tǒng)計(jì)中時(shí)間序列分析原理和技術(shù)，利用時(shí)序系統(tǒng)的數(shù)據(jù)相關(guān)性，...

      2019-11-15 標(biāo)簽：fpg時(shí)序 3152 0

      Vivado時(shí)序問題分析

      有些時(shí)候在寫完代碼之后呢，Vivado時(shí)序報(bào)紅，Timing一欄有很多時(shí)序問題。

      2024-01-05 標(biāo)簽：時(shí)序代碼Vivado 3081 0

      FPGA實(shí)現(xiàn)AXI4總線的讀寫

      FPGA實(shí)現(xiàn)AXI4總線的讀寫

      AWID[3:0]與ARID[3:0]：對(duì)于只有一個(gè)主機(jī)從機(jī)設(shè)備，該值可設(shè)置為任意。

      2025-01-22 標(biāo)簽：FPGA接口時(shí)序 3052 0

      FPGA的內(nèi)部結(jié)構(gòu)與組成分析

      FPGA的內(nèi)部結(jié)構(gòu)與組成分析

      FPGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)...

      2019-12-26 標(biāo)簽：fpga觸發(fā)器時(shí)序 3021 0

      FPGA時(shí)序約束基本理論之時(shí)序路徑和時(shí)序模型

      FPGA時(shí)序約束基本理論之時(shí)序路徑和時(shí)序模型

      典型的時(shí)序路徑有4類，如下圖所示，這4類路徑可分為片間路徑（標(biāo)記①和標(biāo)記③)和片內(nèi)路徑（標(biāo)記②和標(biāo)記④）。

      2020-01-27 標(biāo)簽：fpga時(shí)序 2941 0

      FPGA時(shí)序邏輯電路寄存器講解

      FPGA時(shí)序邏輯電路寄存器講解

      時(shí)序邏輯電路會(huì)復(fù)雜很多，強(qiáng)烈推薦mooc上華中科技大學(xué)的數(shù)字電路與邏輯設(shè)計(jì)，是我看過講得最清楚的數(shù)電課。

      2023-05-14 標(biāo)簽：fpga寄存器時(shí)序邏輯電路 2925 0

      specify塊語句詳解

      路徑延遲用關(guān)鍵字 specify 和 endspecify 描述，關(guān)鍵字之間組成 specify 塊語句。

      2023-03-30 標(biāo)簽：延遲引腳時(shí)序 2889 0

      正點(diǎn)原子FPGA之SDRAM：SDRAM操作時(shí)序（2）

      正點(diǎn)原子FPGA之SDRAM：SDRAM操作時(shí)序（2）

      正點(diǎn)原子FPGA開發(fā)板配套視頻

      2019-09-05 標(biāo)簽：fpgasdram時(shí)序 2831 0

      Efinity優(yōu)化策略掃描與運(yùn)行

      Efinity優(yōu)化策略掃描與運(yùn)行

      易靈思已經(jīng)有專門的ppt把優(yōu)化策略講解完了。這里只是把操作再重新演示下，方便查閱用。

      2022-03-31 標(biāo)簽：掃描時(shí)序C盤 2801 0

      課程4：Verilog語法基礎(chǔ)

      課程4：Verilog語法基礎(chǔ)

      Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整...

      2019-12-23 標(biāo)簽：fpgaverilog時(shí)序 2801 0

      FPGA之FPGA時(shí)序原理

      FPGA之FPGA時(shí)序原理

      FPGA的工作頻率由FPGA芯片以及設(shè)計(jì)決定，可以通過修改設(shè)計(jì)或者更換更快的芯片來達(dá)到某些苛刻的要求（當(dāng)然，工作頻率也不是無限制的可以提高，而是受當(dāng)前的...

      2019-12-02 標(biāo)簽：fpga芯片時(shí)序 2750 0

      51單片機(jī)總線時(shí)序概述

      51單片機(jī)總線時(shí)序概述

      計(jì)算機(jī)系統(tǒng)是以微處理器為核心的，各器件要與微處理器相連，且必須協(xié)調(diào)工作，所以在微處理機(jī)中引入了總線的概念，各器件共同享用總線，任何時(shí)候只能有一個(gè)器件發(fā)送...

      2023-07-23 標(biāo)簽：mcu51單片機(jī)總線 2743 0

      Zynq UltraScale+ZU+的電源域

      PS部分和PL部分的上電時(shí)序是獨(dú)立的，為了防止損壞器件，器件內(nèi)部已經(jīng)進(jìn)行了隔離。

      2022-11-02 標(biāo)簽：電源接口Xilinx 2654 0

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        ArduBlock
        +關(guān)注
        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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        +關(guān)注
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        庫(kù)文件是計(jì)算機(jī)上的一類文件，提供給使用者一些開箱即用的變量、函數(shù)或類。庫(kù)文件分為靜態(tài)庫(kù)和動(dòng)態(tài)庫(kù)，靜態(tài)庫(kù)和動(dòng)態(tài)庫(kù)的區(qū)別體現(xiàn)在程序的鏈接階段：靜態(tài)庫(kù)在程序的鏈接階段被復(fù)制到了程序中；動(dòng)態(tài)庫(kù)在鏈接階段沒有被復(fù)制到程序中，而是程序在運(yùn)行時(shí)由系統(tǒng)動(dòng)態(tài)加載到內(nèi)存中供程序調(diào)用。使用動(dòng)態(tài)庫(kù)系統(tǒng)只需載入一次，不同的程序可以得到內(nèi)存中相同的動(dòng)態(tài)庫(kù)的副本，因此節(jié)省了很多內(nèi)存，而且使用動(dòng)態(tài)庫(kù)也便于模塊化更新程序。
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        AD軟件
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      • 敷銅板
        敷銅板
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      • 直角走線
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