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標(biāo)簽 > altera
自二十年前發(fā)明世界上第一個(gè)可編程邏輯器件開(kāi)始,Altera公司(阿爾特拉)(NASDAQ:ALTR)秉承了創(chuàng)新的傳統(tǒng),是世界上“可編程芯片系統(tǒng)”(SOPC)解決方案倡導(dǎo)者。Altera結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識(shí)產(chǎn)權(quán)(IP)和技術(shù)服務(wù),在世界范圍內(nèi)為14,000多個(gè)客戶(hù)提供高質(zhì)量的可編程解決方案。
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基于Altera ASI IP核的ASI發(fā)送卡實(shí)現(xiàn)
設(shè)計(jì)實(shí)現(xiàn)基于PC 機(jī)和ASI 接口標(biāo)準(zhǔn)的電視 節(jié)目傳輸流的收發(fā)設(shè)備,在節(jié)目的制作、保存和重播等方面有大量的應(yīng)用。
如何創(chuàng)建 UEFI LCD與運(yùn)行 LCD 應(yīng)用程序(1)
創(chuàng)建 UEFI LCD 應(yīng)用程序、運(yùn)行 LCD 應(yīng)用程序(第一部分)
看技術(shù)專(zhuān)家:如何為您解決SoC FPGA設(shè)計(jì)難題
電子發(fā)燒友網(wǎng)核心提示 :主要FPGA供應(yīng)商已經(jīng)開(kāi)始銷(xiāo)售集成了硬核處理器內(nèi)核的低成本FPGA器件,SoC類(lèi)FPGA器件最終會(huì)成為主流。為能夠充分發(fā)揮所有重...
介紹Stratix III FPGAs的特點(diǎn)性能
Stratix III FPGAs support SGMII GigE operation on LVDS I/O pins at 1.25 Gbps...
由FPGA DITY開(kāi)發(fā)板實(shí)現(xiàn)數(shù)碼管模六十計(jì)數(shù)器的循環(huán)顯示
數(shù)碼管顯示0到60,每隔0.5s加1.采用動(dòng)態(tài)掃描方式。如此循環(huán)知道世界末日。
2018-06-22 標(biāo)簽:fpgaaltera計(jì)數(shù)器 3539 0
28nm高端FPGA如何實(shí)現(xiàn)功耗和性能的平衡?
從工藝選擇到設(shè)計(jì)直至投產(chǎn),設(shè)計(jì)人員關(guān)注的重點(diǎn)是以盡可能低的功耗獲得最佳性能。Altera在功耗和性能上的不斷創(chuàng)新,那其28nm高端FPGA如何實(shí)現(xiàn)功耗和...
Altera的 LVDS 系統(tǒng)電路板設(shè)計(jì)
LVDS 采用了差分傳輸機(jī)制,每一 LVDS 信號(hào)使用兩條走線。 這兩條走線之間的電壓差定義了 LVDS 信號(hào)值。
使用FPGA DIY開(kāi)發(fā)板控制實(shí)現(xiàn)電子琴演奏功能
wang1113的電子琴視頻。
用戶(hù)模式執(zhí)行 Stratix 10 設(shè)備 IOPLL 校準(zhǔn)的方法步驟
如何以用戶(hù)模式執(zhí)行 Stratix 10 設(shè)備 IOPLL 校準(zhǔn)
如何在 Arria 10 開(kāi)發(fā)套件構(gòu)建 RLDRAM3 EMIF 設(shè)計(jì)
為 Arria 10 開(kāi)發(fā)套件構(gòu)建 RLDRAM3 EMIF 設(shè)計(jì)
1990年代,F(xiàn)PGA主要用于膠合邏輯;2000年用于替代ASIC、DSP和ASSP,應(yīng)用于通信基礎(chǔ)設(shè)施、國(guó)防、測(cè)試測(cè)量、醫(yī)療等;2010年開(kāi)始,用于通...
Altera公司利用簡(jiǎn)稱(chēng)“VEEK-MT”向大家展示一個(gè)非??岬姆独?。
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