模擬IC設計原理圖2：寄存器的原理和電路原理圖介紹

寄存器分為鎖存器、觸發(fā)器；是數(shù)字和模擬電路中的核心之一。

2023-10-30 標簽：寄存器IC設計鎖存器 4515 0

觸發(fā)器的Tsu,Th,Tco大揭秘

指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器，Tsu就是指這個最小的穩(wěn)定時間。...

2023-06-28 標簽：緩沖器移位寄存器觸發(fā)器 4421 0

網(wǎng)表時序仿真案例：淺說$width語法

在verilog中，$width是時序檢查函數(shù)，用于檢查脈沖的位寬是否符合要求。

2024-03-01 標簽：VerilogVCSCLK 4253 0

如何在VScode中用AI補全V/SV代碼呢？

昨天群里小伙伴說在VScode中用AI寫verilog效果很好。小編以前編輯代碼都是用gvim。抱著學習的心態(tài)，我在linux下嘗試了下用VScode寫代碼。

2023-08-03 標簽：Linux系統(tǒng)I2C總線CLK 4206 0

如何實現(xiàn)一種占空比為50%的奇數(shù)分頻器設計呢？

在進行數(shù)字電路設計的過程中,分頻器是設計中使用頻率較高的一種基本設計之一

2023-11-07 標簽：分頻器計數(shù)器占空比 4119 0

怎么用verdi將fsdb格式的波形轉(zhuǎn)化成txt呢？

和大家分享一個小技巧，你在debug問題的時候，是不是也曾經(jīng)想過將波形中的某些信號轉(zhuǎn)化成txt，然后用txt的值復現(xiàn)某些波形或者與理論值對比。

2024-01-10 標簽：VerdiCLK 4083 0

靜態(tài)時序分析是什么 靜態(tài)時序分析可以檢查什么

傳統(tǒng)的電路設計分析方法是僅僅采用動態(tài)仿真的方法來驗證設計的正確性。隨著集成電路的發(fā)展，這一驗證方法就成為了大規(guī)模復雜的設計驗證時的瓶頸。

2023-07-20 標簽：觸發(fā)器靜態(tài)時序分析時鐘信號 4079 0

AMD Versal AI Edge自適應計算加速平臺之PL通過NoC讀寫DDR4實驗(4)

Versal的DDR4是通過NoC訪問，因此需要添加NoC IP進行配置。

2024-03-22 標簽：JTAGDDR4AXI總線 3941 0

如何使用Verilog硬件描述語言描述時序邏輯電路？

時序邏輯電路的特點是輸出信號不僅與電路的輸入有關，還與電路原來的狀態(tài)有關。

2023-09-17 標簽：FPGA設計反相器D觸發(fā)器 3878 0

Verilog實現(xiàn)邊沿檢測的原理

邊沿檢測大致分為：上升沿檢測，下降沿檢測和，雙沿檢測。原理都是通過比輸入信號快很多的時鐘去采集信號，當出現(xiàn)兩個連續(xù)的采集值不等的時候就是邊沿產(chǎn)生處。

2023-06-28 標簽：仿真器狀態(tài)機CLK 3859 0

eMMC總線速度模式的指標參數(shù)

學了JTAG后，我們還是不清楚JTAG是如何進行燒錄的。在網(wǎng)上查了SILICON C8051系列的芯片，我們以此為例，嘗試敘述清楚JTAG燒錄的過程。

2023-11-14 標簽：時鐘總線emmc 3744 0

AD數(shù)據(jù)轉(zhuǎn)換-SAR ADC介紹

基本SAR(Successive Approxmation Register)ADC結(jié)構中包括采樣保持S&H電路、比較器、DAC、SAR邏輯四個單元。

2023-09-26 標簽：SAR比較器CLK 3565 0

淺析Formality形式驗證里的案件

在當前的形式驗證的領域，主要有兩個工具，一個就是Cadence的conformal，另外一個就是Synopsys的formality（以下簡稱FM）。

2023-07-21 標簽：GUICLKCTS 3467 0

對于芯片中的復位信號我們通常會有哪些特殊處理？

經(jīng)常在面試時問到一個問題：對于芯片中的復位信號我們通常會有哪些特殊處理？這個時候我一般希望得到的回答包括：復位消抖、異步復位同步撤離、降頻復位、關斷時鐘...

2023-12-25 標簽：寄存器D觸發(fā)器SDC 3466 0

LVDS差分信號輸入輸出的處理方法

最近調(diào)試芯片遇到一個選擇題，需要決定數(shù)據(jù)接口的接口標準，是選用LVDS差分接口還是CMOS單端接口。

2023-06-16 標簽：CMOSFPGA設計差分信號 3309 0

D觸發(fā)器，請查收！

D觸發(fā)器（D Flip-Flop）是一種數(shù)字電子電路，用于延遲其輸出信號（Q）的狀態(tài)變化，直到時鐘輸入信號的下一個上升沿出現(xiàn)。

2023-12-04 標簽：D觸發(fā)器RST時鐘信號 3244 0

時序分析基本概念介紹<generate clock>

今天我們要介紹的時序分析概念是generate clock。中文名為生成時鐘。generate clock定義在sdc中，是一個重要的時鐘概念。

2023-07-06 標簽：時序分析CLKCTS 2948 0

ARM系列—PCK600基礎知識簡析

PCK-600是一個與功耗控制相關IP包，里面包含了六個組件，分別是LPD-Q，LPD-P，LPC-Q，P2Q Converter，CLK_CTRL和PPU。

2023-12-12 標簽：控制器電源控制器CLK 2901 0

在Vivado中如何寫入FPGA設計主時鐘約束？

在FPGA設計中，時序約束的設置對于電路性能和可靠性都至關重要。

2023-06-26 標簽：收發(fā)器FPGA設計時序約束 2833 0