在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開發(fā)旨在讓設計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。

2024-03-04 標簽：RTL時鐘信號CLK 1432 0

數(shù)字前中后端都不得不熟練的clock switch設計

插入下降沿觸發(fā)的D觸發(fā)器，當前已打開的時鐘路徑上的時鐘會在其下降沿之后先關閉，然后待打開時鐘路徑上的時鐘在其下降沿之后即打開。如下所示：從下圖第二個箭頭...

2023-08-29 標簽：D觸發(fā)器MuxCLK 1421 0

淺析異步復位同步釋放與同步復位打拍模塊

異步復位同步釋放：rst_synchronizer.v

2023-08-21 標簽：寄存器延時器同步器 1382 0

總結一下在時序分析中的基本概念及基本術語

下圖是一個經(jīng)典時序分析模型，無論寄存器A與寄存器B是否在同一個芯片中，下列概念均適用。

2023-07-03 標簽：FPGA設計寄存器時序分析 1344 0

帶32位MCU和高精度ADC的SoC產品-SD93F系列開發(fā)指南（十）

SD93F115 有四種工作模式，NORMAL 正常工作模式，以及 3 種低功耗模式：WAIT、 DOZE、STOP，本例將一一講解WAIT、 DOZE...

2024-01-25 標簽：mcu寄存器CLK 1319 0

異步復位寄存器的0時刻是如何進行賦值的呢？

Verilog規(guī)范告訴我們：negedge 事件指的是如表43所示的跳變，發(fā)生negedge事件時才會執(zhí)行操作。那么0時刻，是如何執(zhí)行操作的呢？

2023-09-07 標簽：寄存器D觸發(fā)器CLK 1306 0

介紹Verilog的2大類時序控制方法

Verilog 提供了 2 大類時序控制方法：時延控制和事件控制。事件控制主要分為邊沿觸發(fā)事件控制與電平敏感事件控制。

2023-06-02 標簽：Verilog觸發(fā)器時序控制器 1294 0

D觸發(fā)器變體來了，速看！

FF_DRE是一個具有異步設置（SET)和重置(RST)輸入的邊緣觸發(fā)的D觸發(fā)器（D Flip-Flop）

2023-12-04 標簽：D觸發(fā)器DRERST 1277 0

如何最大程度地降低地彈噪聲對單板信號完整性影響？

本文結合某單板（下文中統(tǒng)一稱M單板）FPGA調試過程中發(fā)現(xiàn)地彈噪聲造成某重要時鐘信號劣化從而導致單板業(yè)務丟包的故障，來談下如何最大程度地降低地彈噪聲對單...

2023-06-26 標簽：示波器信號完整性SSRAM 1263 0

控制信號從慢時鐘域到快時鐘域快遞時會存在什么問題呢？

控制交互信號用于作為控制指示信號，比如當某個電路模塊有數(shù)據(jù)輸入端口data，但是電路不可能每個時鐘周期都對端口輸入的數(shù)據(jù)做處理，那一般上一級電路會同時給...

2023-06-21 標簽：RAM狀態(tài)機FIFO存儲 1239 0

IC設計：ram的應用-異步時鐘域位寬轉換

在進行模塊設計時，我們經(jīng)常需要進行數(shù)據(jù)位寬的轉換，常見的兩種轉換場景有同步時鐘域位寬轉換和異步時鐘域位寬轉換。本文將介紹異步時鐘域位寬轉換

2023-11-23 標簽：寄存器IC設計RAM 1219 0

怎么設計一個Glitch Free的時鐘切換電路呢？

輸入sel，clka，clkb，sel為1輸出clka，sel為0輸出clkb。

2023-06-05 標簽：時鐘源CLK異步時鐘 1000 0

認識一下只有driver的驗證平臺

對于一個驗證平臺而言，最重要的角色是激勵的產生，最開始，driver是集合了數(shù)據(jù)的產生、發(fā)送于一體這么一個重要的角色（后面到進入真正UVM會將功能分離）。

2023-06-15 標簽：仿真器UVMCLK 996 0

經(jīng)過BUFGMUX的時鐘該如何約束呢？

時序場景如下圖所示，clk0和clk1兩個時鐘輸入，經(jīng)過BUFGMUX后，輸出到后面的邏輯，但同時clk0和clk1還分別驅動了其他邏輯。

2023-12-11 標簽：時鐘選擇器CLK 908 0

Verilog實現(xiàn)講解

寫verilog第一步肯定需要將輸入輸出端口，常量等信息補齊全；

2023-06-16 標簽：寄存器VCS狀態(tài)機 893 0

介紹一個IC設計錯誤案例：可讀debug寄存器錯誤跨時鐘

本文將介紹一個跨時鐘錯誤的案例如圖所示，phy_status作為一個多bit的phy_clk時鐘域的信號，需要輸入csr模塊作為一個可讀狀態(tài)寄存器

2024-03-11 標簽：寄存器IC設計PHY 824 0

借助GPT4理解仿真中競爭處理的方法

上周微信群里的一個小伙伴提到的一個關于仿真中不達預期的一個問題，其中牽涉到關于仿真中信號競爭等問題。這個問題之前算是不求甚解。

2023-11-25 標簽：高電平CLKGPT 816 0

仿真測試3：分頻、奇數(shù)、偶數(shù)

通過一個標志信號作為偶6分頻的工作時鐘（可靠，常用）

2023-10-10 標簽：fpga寄存器晶振 750 0