使用AXI-Full接口的IP進(jìn)行DDR的讀寫測(cè)試

首先對(duì)本次工程進(jìn)行簡(jiǎn)要說(shuō)明：本次工程使用AXI-Full接口的IP進(jìn)行DDR的讀寫測(cè)試。在我們的DDR讀寫IP中，我們把讀寫完成和讀寫錯(cuò)誤信號(hào)關(guān)聯(lián)到PL...

2022-07-18 標(biāo)簽：DDRAXI總線SDK 6.9k 0

關(guān)于DDR信號(hào)的如何去判斷信號(hào)質(zhì)量？

通常，DDR設(shè)計(jì)完成之后 ，對(duì)信號(hào)質(zhì)量并沒(méi)有一個(gè)完全確定的概念，需要我們通過(guò)仿真和測(cè)試的手段去判斷和驗(yàn)證。而此時(shí)，往往我們拿到的就是一個(gè)波形，測(cè)試波形或...

2021-04-09 標(biāo)簽：DDR3DDR電磁波 6.9k 0

Longsys DDR5內(nèi)存橫空出世，多項(xiàng)實(shí)測(cè)數(shù)據(jù)首次對(duì)公眾開(kāi)放

此次DDR5的產(chǎn)品發(fā)布，涉及兩款全新架構(gòu)產(chǎn)品原型，分別是1Rank x8和2Rank x8標(biāo)準(zhǔn)型PC Unbuffered DIMM 288PIN On...

2021-03-16 標(biāo)簽：DDR固態(tài)存儲(chǔ)江波龍 6.8k 0

DDR中的名詞解析

存儲(chǔ)單元數(shù)量=行數(shù)*列數(shù)（得到一個(gè)L-Bank的存儲(chǔ)單元數(shù)量）*L-Bank的數(shù)量也可用M*W的方式表示芯片的容量，M是該芯片中存儲(chǔ)單元的總數(shù)，單位是兆...

2018-06-19 標(biāo)簽：SDRAMDDR內(nèi)存芯片 6.7k 0

使用ISERDES接收高速串行數(shù)據(jù)

但是，在內(nèi)部處理信號(hào)時(shí)，數(shù)據(jù)信號(hào)往往是多bit信號(hào)，而傳輸過(guò)程中需要用到單bit串行傳輸技術(shù)，所以，中間需要有一個(gè)轉(zhuǎn)換器，實(shí)現(xiàn)并串轉(zhuǎn)換，這就需要用到SE...

2022-08-20 標(biāo)簽：fpga轉(zhuǎn)換器DDR 6.4k 0

如何計(jì)算電源線需要的走線寬度？

1A走線=40mil，電流與線寬不是線性的，但還是可以以這個(gè)經(jīng)驗(yàn)來(lái)推算一下，然后留一定余量。參考datasheet提供的電流，如80-VK401-1 R...

2023-06-30 標(biāo)簽：DDRADS仿真電源線 6.1k 0

MRAM會(huì)取代DDR嗎？簡(jiǎn)單比較下MRAM、SRAM和DRAM之間的區(qū)別

在當(dāng)前我們比較熟悉的存儲(chǔ)產(chǎn)品就是DRAM和NAND，DRAM和NAND也一直在尋求高帶寬和低功耗的發(fā)展。

2023-10-07 標(biāo)簽：電容器DRAM存儲(chǔ)器 6k 0

DDR3 SDRAM的IP核調(diào)取流程

學(xué)完SDRAM控制器后，可以感受到SDRAM的控制器的書寫是十分麻煩的，因此在xilinx一些FPGA芯片內(nèi)已經(jīng)集成了相應(yīng)的IP核來(lái)控制這些SDRAM，...

2019-11-10 標(biāo)簽：控制器ddrip核 6k 0

可制造性案例│DDR內(nèi)存芯片的PCB設(shè)計(jì)

DDR是運(yùn)行內(nèi)存芯片，其運(yùn)行頻率主要有100MHz、133MHz、166MHz三種，由于DDR內(nèi)存具有雙倍速率傳輸數(shù)據(jù)的特性，因此在DDR內(nèi)存的標(biāo)識(shí)上采...

2023-07-28 標(biāo)簽：DDR內(nèi)存芯片PCB設(shè)計(jì) 5.9k 0

談?wù)勑酒械膶哟位脑O(shè)計(jì)（hierarchy design）

層次化設(shè)計(jì)適當(dāng)下非常流行的設(shè)計(jì)思路，隨著芯片的規(guī)模越來(lái)越大，fullchip的數(shù)據(jù)量和復(fù)雜度和過(guò)去已經(jīng)不能同日而語(yǔ)了，無(wú)論是工具的runtime還是Qo...

2023-10-18 標(biāo)簽：DDR芯片設(shè)計(jì)SoC芯片 5.9k 0

干貨！PCB布局布線九大最全要點(diǎn)

一、規(guī)則設(shè)置使用EDA設(shè)計(jì)時(shí)，首先進(jìn)行PCB的規(guī)則設(shè)置，一般規(guī)則設(shè)置比較重要的有間距設(shè)置、物理規(guī)則、平面規(guī)則、網(wǎng)絡(luò)設(shè)置。分別展示立創(chuàng)EDA和Allegr...

2024-07-31 標(biāo)簽：DDR布線PCB布局 5.9k 0

生成zynq裸核啟動(dòng)文件步驟解析

通過(guò)修改lscript.ld文件中的內(nèi)容，可以改變?cè)诖鎯?chǔ)器中的執(zhí)行位置， 因?yàn)镋LF文件是加載到DDR中執(zhí)行的，所以兩個(gè)DDR地址不能重合

2020-11-26 標(biāo)簽：存儲(chǔ)器DDRVivado 5.8k 0

一文搞懂DDR SDRAM工作原理

DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory，雙數(shù)據(jù)率同步動(dòng)態(tài)...

2023-03-07 標(biāo)簽：SDRAM存儲(chǔ)器cpu 5.8k 0

在FPGA上如何使用non-blocking cache設(shè)計(jì)框架

帶寬是影響FPGA加速器的重要因素，因?yàn)榇罅康牟⑿杏?jì)算對(duì)數(shù)據(jù)量要求很大。如果加速器對(duì)數(shù)據(jù)的訪問(wèn)是不規(guī)則的，那么cache miss就會(huì)大大影響加速器性能...

2020-11-11 標(biāo)簽：fpgacpu加速器 5.6k 0