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EDA工具軟件可大致可分為芯片設(shè)計輔助軟件、可編程芯片輔助設(shè)計軟件、系統(tǒng)設(shè)計輔助軟件等三類。進(jìn)入我國并具有廣泛影響的EDA軟件是系統(tǒng)設(shè)計軟件輔助類和可編程芯片輔助設(shè)計軟件：Protel、PSPICE、multiSIM10（原EWB的最新版本）、OrCAD、PCAD、LSIIogic、MicroSim，ISE，modelsim等等。

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eda工具技術(shù)

SystemVerilog里的regions以及events的調(diào)度

本文講一下SystemVerilog的time slot里的regions以及events的調(diào)度。SystemVerilog語言是根據(jù)離散事件執(zhí)行模型定...

2023-07-12 標(biāo)簽：EDA工具仿真器 Verilog語言 1977 0

HSIM, XA及其與VCS的混合驗證方案在RF收發(fā)器芯片中的應(yīng)用

本文所用測例RFIC是一款自研射頻收發(fā)器芯片，工作于全球通用的ISM 2.400～2.525GHz頻段，126通道，集成了頻率綜合器，功率放大器，調(diào)制和...

2023-07-11 標(biāo)簽：功率放大器 EDA工具仿真器 9774 0

數(shù)據(jù)選擇器的原理？數(shù)據(jù)選擇器仿真設(shè)計

在整個設(shè)計過程中，版圖（ layout）設(shè)計或者稱作物理設(shè)計（ physical design）是其中重要的一環(huán)。

2023-07-06 標(biāo)簽：反相器 EDA工具 DRC 6492 0

探討一下SDC的各種語法構(gòu)成和整體結(jié)構(gòu)

SDC是一個設(shè)計從RTL到netlist的橋梁，是FE/ME/BE都需要掌握的一項基本技能。通常情況來說，由前端工程師（designer）提供SDC文件...

2023-07-06 標(biāo)簽：EDA工具 RTL DRC 4956 0

PCB設(shè)計干貨：器件引腳的方槽、方孔如何避坑？

現(xiàn)在的電路板使用貼片元件的情況要多于插件元件，但是對于那些散熱要求比較高的電子產(chǎn)品，插件元器件的性能會優(yōu)于貼片元器件。

2023-07-06 標(biāo)簽：EDA工具 HDMI接口 PCB設(shè)計 978 0

探秘HPM6200系列MCU的可編程邏輯陣列

HPM6200 系列的 UM 中帶有 PLA 的結(jié)構(gòu)簡圖。

2023-07-05 標(biāo)簽：mcu 濾波器 EDA工具 1373 0

IC設(shè)計中的功耗挑戰(zhàn)和低功耗設(shè)計

在早期的IC設(shè)計中，關(guān)注的參數(shù)主要是性能(timing)和面積(area)。EDA工具在滿足性能要求的情況下，最小化面積。

2023-06-29 標(biāo)簽：CMOS IC設(shè)計 EDA工具 821 0

串?dāng)_，窗口以及CRPR對Delta Delay的處理方式

一切煩惱的根源來源于執(zhí)念，串?dāng)_和噪聲則來源于電容兩端電壓差不能突變。

2023-06-28 標(biāo)簽：EDA工具電容電壓 1880 0

verilog語言的可綜合性和仿真特性

綜合就是將HDL語言轉(zhuǎn)化成與，非，或門等等基本邏輯單元組成的門級連接。因此，可綜合語句就是能夠通過EDA工具自動轉(zhuǎn)化成硬件邏輯的語句。

2023-06-28 標(biāo)簽：編碼器 EDA工具 RTL 2355 0

低功耗設(shè)計基礎(chǔ)：Clock Gating

大多數(shù)低功耗設(shè)計手法在嚴(yán)格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標(biāo)簽：寄存器 EDA工具 RTL 2080 0

Net Delay在整個路徑延時的占比是什么情況呢？

繞線延時（Net Delay）是怎么計算出來的呢？Net Delay在整個路徑延時（Path Delay）的占比又是什么情況呢？針對關(guān)鍵路徑，工具會如何...

2023-06-27 標(biāo)簽：EDA工具 SoC設(shè)計 DFM 2749 0

單bit信號跨時鐘域如何傳輸？

即電路中的所有受時鐘控制的單元，全部由一個統(tǒng)一的全局時鐘控制

2023-06-27 標(biāo)簽：電磁兼容寄存器 EDA工具 981 0

一篇文章了解S參數(shù)的相關(guān)應(yīng)用背景

在EDA仿真結(jié)果中，S參數(shù)是一個經(jīng)常被提及的結(jié)果，關(guān)于S參數(shù)詳細(xì)內(nèi)容，其實不管是網(wǎng)上還是教科書都有較規(guī)范的介紹，但是大多數(shù)并不適用沒有EDA背景的讀者。

2023-06-21 標(biāo)簽：EDA工具仿真器信號完整性 3774 0

芯片設(shè)計中跨時鐘域CDC的那些事

這里我們先復(fù)習(xí)一下同步電路和異步電路的概念。在現(xiàn)代SoC設(shè)計中，絕大多數(shù)的電路都是同步電路。

2023-06-20 標(biāo)簽：EDA工具 SoC設(shè)計鎖存器 2332 0

波形系統(tǒng)三大關(guān)鍵點解析

在芯片功能驗證中，仿真波形一直是調(diào)試的重要手段。通過觀測分析波形，工程師可以推斷代碼是否正常運行，電路的功能是否正確，設(shè)計是否滿足預(yù)期。

2023-06-18 標(biāo)簽：FPGA設(shè)計 EDA工具 VCD 1111 0

如何從DC直流損耗仿真（IR drop）換去熱仿真？

這期我們介紹PCB熱仿真，重點是確定熱源和PCB簡化。PCB上的熱源有三種：**元件功率散熱，****DC** **直流損耗熱轉(zhuǎn)換，** **AC** ...

2023-06-16 標(biāo)簽：EDA工具熱仿真求解器 2516 0

介紹一下S參數(shù)的基礎(chǔ)知識

前面已經(jīng)介紹了反射、串?dāng)_、損耗等傳輸線效應(yīng)。那么怎樣衡量傳輸線效應(yīng)呢？在實際的應(yīng)用中，難道要我們用公式來計算反射、串?dāng)_嗎？當(dāng)然不用這樣，這一節(jié)我們來介紹S參數(shù)。

2023-06-15 標(biāo)簽：驅(qū)動器連接器 EDA工具 1.3萬 0

通過建立故障模型模擬芯片制造過程中的物理缺陷

通過建立故障模型，可以模擬芯片制造過程中的物理缺陷，這是芯片測試的基礎(chǔ)。

2023-06-09 標(biāo)簽：存儲器 EDA工具模擬器 1404 0

PCB信號完整性分析入門

PCB中信號完整性分析的基礎(chǔ)知識可能不是基本的。信號完整性仿真工具非常適合在原理圖和布局設(shè)計期間計算不同網(wǎng)絡(luò)中信號的行為，但您仍然需要采取一些步驟來解釋結(jié)果。

2023-06-09 標(biāo)簽：pcb 緩沖器 EDA工具 1117 0

IC設(shè)計端EDA工具的使用

設(shè)計一款芯片，明確需求（功能和性能）之后，先由架構(gòu)工程師設(shè)計架構(gòu)，得出芯片設(shè)計方案，前端設(shè)計工程師形成RTL代碼，驗證工程師進(jìn)行代碼驗證，再通過后端設(shè)計...

2023-06-08 標(biāo)簽：IC設(shè)計 EDA工具 RTL 581 0

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Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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