淺析基于FPGA的非線(xiàn)性濾波

設(shè)r為處理窗口半徑，I(x,y)為輸入像素值，g(x,y)為輸出像素值

2023-07-03 標(biāo)簽：濾波器C++語(yǔ)言FIFO存儲(chǔ) 666 0

在Vivado中使用邏輯分析儀ILA的過(guò)程

FPGA綜合出來(lái)的電路都在芯片內(nèi)部，基本上是沒(méi)法用示波器或者邏輯分析儀器去測(cè)量信號(hào)的，所以xilinx等廠(chǎng)家就發(fā)明了內(nèi)置的邏輯分析儀。

2023-06-29 標(biāo)簽：示波器D觸發(fā)器邏輯分析儀 6180 0

Clock Domain Crossing跨時(shí)鐘域檢查

如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會(huì)切分成多個(gè)電壓域

2023-06-28 標(biāo)簽：寄存器SoC芯片RTL 2037 0

處理器基礎(chǔ)抱佛腳-存儲(chǔ)器部分

存儲(chǔ)器是用來(lái)進(jìn)行數(shù)據(jù)存儲(chǔ)的（指令也是一種數(shù)據(jù)），按使用類(lèi)型可分為只讀存儲(chǔ)器ROM(Read Only Memory)和隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器RAM(Random...

2023-06-27 標(biāo)簽：處理器存儲(chǔ)器DRAM芯片 879 0

在valid ready協(xié)議中對(duì)ready進(jìn)行timing修復(fù)打拍的方法

首先將把目標(biāo)設(shè)計(jì)想象成一個(gè)黑盒子,如圖1所示，我們的目標(biāo)是將READY_DOWN通過(guò)打拍的方法獲得時(shí)序優(yōu)化。

2023-06-27 標(biāo)簽：寄存器AXI總線(xiàn)FIFO存儲(chǔ) 1604 0

芯片性能小談—時(shí)間并行

眾所周知，評(píng)估一顆芯片的好壞，PPA(performance，power，area)是最重要的指標(biāo)之一。

2023-06-27 標(biāo)簽：以太網(wǎng)多核處理器AXI總線(xiàn) 2265 1

探討兩種時(shí)鐘同步的總線(xiàn)電路方案

高速數(shù)字電路模塊通常以同步(synchronous)電路的形式實(shí)現(xiàn)，它們由一個(gè)或者多個(gè)時(shí)鐘驅(qū)動(dòng)（觸發(fā)）。

2023-06-27 標(biāo)簽：寄存器連接器同步電路 2524 0

跨時(shí)鐘域信號(hào)該如何處理呢？

跨時(shí)鐘域是如何產(chǎn)生的呢？現(xiàn)在的芯片（比如SOC，片上系統(tǒng)）集成度和復(fù)雜度越來(lái)越高，通常一顆芯片上會(huì)有許多不同的信號(hào)工作在不同的時(shí)鐘頻率下。

2023-06-27 標(biāo)簽：IC設(shè)計(jì)SoC系統(tǒng)同步器 1777 0

圖像流AXI-Stream生成BMP文件的實(shí)現(xiàn)思路

在實(shí)現(xiàn)上，由于bmp除去文件頭后也只是把圖像流數(shù)據(jù)按順序放而已

2023-06-27 標(biāo)簽：仿真器計(jì)數(shù)器BMP 1430 0

同步FIFO設(shè)計(jì)詳解及代碼分享

FIFO （先入先出, First In First Out ）存儲(chǔ)器，在 FPGA 和數(shù)字 IC 設(shè)計(jì)中非常常用。 根據(jù)接入的時(shí)鐘信號(hào)，可以分為同步 ...

2023-06-27 標(biāo)簽：fpga存儲(chǔ)器IC設(shè)計(jì) 2547 0

FIFO的結(jié)構(gòu)與深度計(jì)算介紹

在IC設(shè)計(jì)中，模塊與模塊之間的通信設(shè)計(jì)中，多時(shí)鐘的情況已經(jīng)不可避免；數(shù)據(jù)在不同時(shí)鐘域之間的傳輸很容易引起亞穩(wěn)態(tài)；異步FIFO就是一種簡(jiǎn)單、快捷的解決方案。

2023-06-27 標(biāo)簽：單片機(jī)IC設(shè)計(jì)FIFO存儲(chǔ) 4800 0

FreeRTOS-STM32操作系統(tǒng)

在單片機(jī)的Helloworld程序中(讓LED實(shí)現(xiàn)閃爍)的過(guò)程中，常常用到了延時(shí)，在這個(gè)延時(shí)過(guò)程中CPU相當(dāng)于什么事情都沒(méi)干，當(dāng)然這只是個(gè)實(shí)現(xiàn)電平翻轉(zhuǎn)的...

2023-06-21 標(biāo)簽：ARM處理器FreeRTOSFIFO存儲(chǔ) 2670 0

Xilinx FPGA AXI4總線(xiàn)（二）用實(shí)例介紹5個(gè)讀寫(xiě)通道

AXI4協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)FIFO存儲(chǔ)BRAM 3796 0

講解幾點(diǎn)關(guān)于FIFO IP核使用時(shí)的注意事項(xiàng)

FIFO？還是FIFO IP核？這也需要寫(xiě)總結(jié)嗎？太容易了吧。如果我是一個(gè)正在處于面試找工作中的年輕人，肯定關(guān)注的是如何手撕FIFO，這也是當(dāng)時(shí)校招時(shí)候...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器RAM 1880 0

控制信號(hào)從慢時(shí)鐘域到快時(shí)鐘域快遞時(shí)會(huì)存在什么問(wèn)題呢？

控制交互信號(hào)用于作為控制指示信號(hào)，比如當(dāng)某個(gè)電路模塊有數(shù)據(jù)輸入端口data，但是電路不可能每個(gè)時(shí)鐘周期都對(duì)端口輸入的數(shù)據(jù)做處理，那一般上一級(jí)電路會(huì)同時(shí)給...

2023-06-21 標(biāo)簽：RAM狀態(tài)機(jī)FIFO存儲(chǔ) 1086 0

從鎖存器角度看亞穩(wěn)態(tài)發(fā)生的原因及方案簡(jiǎn)單分析

發(fā)生亞穩(wěn)態(tài)的原因是信號(hào)在傳輸?shù)倪^(guò)程中不能滿(mǎn)足觸發(fā)器的建立時(shí)間和保持時(shí)間。

2023-06-20 標(biāo)簽：鎖存器觸發(fā)器FIFO存儲(chǔ) 1599 0

FIFO IP核報(bào)Memory Collision Error on RAMB36E1解決方案

以前很少用到仿真，這次在仿真的過(guò)程中，遇到了某個(gè)警告，于是轉(zhuǎn)過(guò)頭又去研究了FIFO中的Safety Circuit的作用。

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RAMFIFO存儲(chǔ) 2239 0