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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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簡單總結(jié)一下Verilog在設(shè)計(jì)時(shí)的不方便地方
Verilog始于20世紀(jì)80年代初,是一家名為Gateway Design Automation的公司的專有硬件描述語言(HDL)。最初的Verilo...
寫給使用FPGA的數(shù)字工程師:如何簡化FPGA供電
FPGA 開發(fā)套件中典型的 FPGA 電源解決方案。設(shè)計(jì)該方案除了要選擇正確的器件和電感器外,還需要具備一些其它的專業(yè)知識。例如,需要考慮部件放置和板面...
基于高速FPGA的PCB設(shè)計(jì)技術(shù)
如果高速PCB設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡單,以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話,那將是一件多么美好的事情。
FPGA軟件包含進(jìn)行設(shè)計(jì)而產(chǎn)生的程序、文檔和數(shù)據(jù),同時(shí)包含與之相關(guān)的軟件特性和硬件特性。FPGA軟件測試需要考慮軟件代碼正確性、軟硬件接口協(xié)調(diào)性、時(shí)序性...
PLL技術(shù)在FPGA中的動態(tài)調(diào)頻與展頻功能應(yīng)用
隨著現(xiàn)代電子系統(tǒng)的不斷發(fā)展,時(shí)鐘管理成為影響系統(tǒng)性能、穩(wěn)定性和電磁兼容性(EMI)的關(guān)鍵因素之一。在FPGA設(shè)計(jì)中,PLL因其高精度、靈活性和可編程性而...
不同的用戶可能需要不同容量的RAM來構(gòu)建他們的特定應(yīng)用。所以FGPA底層的RAM基塊大小就是一個(gè)有意思的話題。如果太大,則不夠靈活,難以滿足小容量的應(yīng)用...
如何設(shè)計(jì)一個(gè)好的電源系統(tǒng)
在高度集成的電子產(chǎn)品中,電源系統(tǒng)的設(shè)計(jì)占到了設(shè)計(jì)工作量的50%左右;對于復(fù)雜的FPGA類型的產(chǎn)品應(yīng)用,在電路中常常會達(dá)到15~30路不同的電源。 電源完...
2023-06-17 標(biāo)簽:fpga數(shù)字電路電源系統(tǒng) 1115 0
為了滿足市場對于更密集處理和提高系統(tǒng)整合度的需求,數(shù)字訊號處理功能已可運(yùn)用于高效能平臺組件上。全新的軟件定義開發(fā)流程,讓嵌入式軟件設(shè)計(jì)人員更易于使用C/...
就是看看超差的那個(gè)線路,增加一些中間寄存器,或者使用流水線技術(shù),就是將組合邏輯和時(shí)序邏輯分開,大的時(shí)序邏輯,盡量優(yōu)化成由很多小的時(shí)序邏輯組成一個(gè)大的時(shí)序邏輯。
我們之所以選擇 A53,是因?yàn)樘幚砥鞴?yīng)商提供了廣泛的片上系統(tǒng) (SoC),并且 FPGA 供應(yīng)商已將其整合到他們的新一代 MPSoC FPGA 中。所...
基于Xilinx Spartan系列FPGA和VHDL語言設(shè)計(jì)衛(wèi)星數(shù)據(jù)存儲糾錯(cuò)系統(tǒng)
空間飛器在太空環(huán)境中面臨的主要問題之一就是輻射。太空中的各種高能粒子(包括高能質(zhì)子、中子、α粒子、得離子等)具有很高的動能,通過時(shí)可能會影響半導(dǎo)體電路的...
DR3和RAM一樣,是一個(gè)存儲器件,它的每個(gè)內(nèi)部單元都存儲了當(dāng)前的數(shù)據(jù)狀態(tài)值。 但DDR3和RAM本身,是沒有“空”、“存有數(shù)據(jù)”,“數(shù)據(jù)滿”...
一鍵獲取邏輯設(shè)計(jì)中的所有跨時(shí)鐘路徑
之前在玩FPGA時(shí),對于一個(gè)系統(tǒng)工程,當(dāng)邏輯電路設(shè)計(jì)完成之后,一般會先拿給Vivado/Quartus先去跑一般綜合,然后去獲取所有的跨時(shí)鐘路徑,在AS...
詳解FPGA開發(fā)流程中每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)
FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的,發(fā)展到目前為止,F(xiàn)PGA的開發(fā)流程總體按照圖1進(jìn)行,有些步驟可能由于其在當(dāng)前項(xiàng)目中的條件的寬度的允許...
2016-10-17 標(biāo)簽:FPGA 1109 0
成為一名說得過去的FPGA設(shè)計(jì)者,需要練好5項(xiàng)基本功:仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。
2023-09-28 標(biāo)簽:fpgaFPGA設(shè)計(jì)仿真 1109 0
面向IPU、SmartNIC和5G網(wǎng)絡(luò)的英特爾Agilex 7 FPGA和eASIC設(shè)備
隨著針對高速網(wǎng)絡(luò)的攻擊成倍增加,從邊緣到云端,以網(wǎng)絡(luò)攻擊和數(shù)據(jù)泄露形式出現(xiàn)的安全挑戰(zhàn)空前嚴(yán)峻。不僅大量數(shù)據(jù)面臨著安全風(fēng)險(xiǎn),包括重要物理基礎(chǔ)設(shè)施在內(nèi)的物理...
基于門控線性網(wǎng)絡(luò)(GLN)的高壓縮比無損醫(yī)學(xué)圖像壓縮算法
實(shí)現(xiàn)基于門控線性網(wǎng)絡(luò)(GLN)的高壓縮比無損醫(yī)學(xué)圖像壓縮算法,以提高醫(yī)學(xué)圖像存儲和分發(fā)系統(tǒng)的效率。與“傳統(tǒng)”的基于上下文的數(shù)據(jù)壓縮算法相比,基于GLN的...
2024-04-08 標(biāo)簽:FPGA圖像壓縮存儲系統(tǒng) 1107 0
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