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標(biāo)簽 > pll
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對(duì)于高速的串行總線來說,一般情況下都是通過數(shù)據(jù)編碼把時(shí)鐘信息嵌入到傳輸?shù)臄?shù)據(jù)流里,然后在接收端通過時(shí)鐘恢復(fù)把時(shí)鐘信息提取出來,并用這個(gè)恢復(fù)出來的時(shí)鐘對(duì)數(shù)...
2017-11-16 標(biāo)簽:pll時(shí)鐘恢復(fù) 2.2萬 0
用驗(yàn)證通行與建立鎖定的程序來進(jìn)行鎖相環(huán)鎖定
在嘗試將鎖相環(huán)(PLL)鎖定時(shí),你是否碰到過麻煩?草率的判斷會(huì)延長調(diào)試過程,調(diào)試過程變得更加單調(diào)乏味。根據(jù)以
2017-10-16 標(biāo)簽:PLL 5477 0
LTC6946是實(shí)現(xiàn)超快頻率切換出色的選擇
LTC6946 以能夠產(chǎn)生低相位噪聲和低寄生輸出而聞名。使用 LTC6946,可以在不損害寄生性能的情況下,實(shí)現(xiàn)超快頻率切換。在跳頻通信應(yīng)用中,要產(chǎn)生低...
如何滿足復(fù)雜系統(tǒng)的高性能時(shí)序需求?
時(shí)鐘設(shè)備設(shè)計(jì)使用 I2C 可編程小數(shù)鎖相環(huán) (PLL),可滿足高性能時(shí)序需求,這樣可以產(chǎn)生零 PPM(百萬分之一)合成誤差的頻率。
如何滿足復(fù)雜系統(tǒng)的高性能時(shí)序需求
時(shí)鐘設(shè)備設(shè)計(jì)使用 I2C 可編程小數(shù)鎖相環(huán) (PLL),可滿足高性能時(shí)序需求,這樣可以產(chǎn)生零 PPM(百萬分之一)合成誤差的頻率。高性能時(shí)鐘 IC 具有...
新興的PLL + VCO (集成電壓控制振蕩器的鎖相環(huán))技術(shù)能夠針對(duì)蜂窩/4G、微波無線電軍事等應(yīng)用快速開發(fā)低相位噪聲頻率合成器,ADI集成頻綜產(chǎn)品的頻...
PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過程
PLL(Phase Locked Loop),也稱為鎖相環(huán)路(PLL)或鎖相環(huán),它能使受控振蕩器的頻率和相位均與輸入?yún)⒖夹盘?hào)保持同步,稱為相位鎖定,簡稱鎖相。
PLL鎖相環(huán)的基本結(jié)構(gòu)及工作原理
PLL(Phase Locked Loop): 為鎖相回路或鎖相環(huán),用來統(tǒng)一整合時(shí)脈訊號(hào),使高頻器件正常工作,如內(nèi)存的存取資料等。PLL用于振蕩器中的反...
PLL和DLL:都是鎖相環(huán),區(qū)別在哪里?
一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多,而xilinux公司的產(chǎn)品則更多的是DLL,開始本人也以為是兩個(gè)公司的不同說法而已,后來在論壇上見到有人在...
有些電路本來沒有問題,連接上探頭就有問題了;有些電路本來有問題,接上探頭又沒有問題了。兩種情況下的根源可能大不一樣,但一定是有一個(gè)沒有被挖出來的根源。
如果您遇到需要隨時(shí)間變化掃描頻率的情況,可以考慮雷達(dá)等應(yīng)用,在這類應(yīng)用中發(fā)送的信號(hào)不僅可由目標(biāo)反射回來,而且還能夠與接收到的信號(hào)進(jìn)行比較。觀察頻率 (D...
2016-01-18 標(biāo)簽:PLL調(diào)制波形波形斜率 1755 1
RF和微波儀器(比如信號(hào)和網(wǎng)絡(luò)分析儀)需使用寬帶掃頻信號(hào)來進(jìn)行大多數(shù)基本測(cè)量。##可以想到的是,在同一印刷電路板上放置頻率相同的四個(gè)鎖相環(huán)和壓控振蕩器會(huì)...
可編程時(shí)鐘振蕩器用作FPGA系統(tǒng)的時(shí)序參考,可提供一系列優(yōu)勢(shì)。其中首要優(yōu)勢(shì)是為了實(shí)現(xiàn)時(shí)鐘樹優(yōu)化而進(jìn)行高分辨率頻率選擇時(shí)所帶來的設(shè)計(jì)靈活性,另一個(gè)巨大優(yōu)勢(shì)...
寬帶低誤差矢量幅度(EVM)直接變頻發(fā)射機(jī)原理圖
本電路為寬帶直接變頻發(fā)射機(jī)模擬部分的完整實(shí)現(xiàn)方案(模擬基帶輸入、RF輸出)。通過使用鎖相環(huán)(PLL)和寬帶集成電壓控制振蕩器(VCO),本電路支持500...
FPGA設(shè)計(jì)小Tips:如何正確使用FPGA的時(shí)鐘資源
賽靈思在其FPGA中提供了豐富的時(shí)鐘資源,大多數(shù)設(shè)計(jì)人員在他們的FPGA設(shè)計(jì)中或多或少都會(huì)用到。不過對(duì)FPGA設(shè)計(jì)新手來說,什么時(shí)候用DCM、PLL、P...
頻率合成器的高性能架構(gòu)實(shí)現(xiàn)技術(shù)
通過正確的設(shè)計(jì)方法,結(jié)合使用現(xiàn)代低成本高集成度的PLL和直接數(shù)字合成器(DDS)集成電路(IC)可以極大地促進(jìn)高性能架構(gòu)的實(shí)現(xiàn)。
創(chuàng)新時(shí)鐘解決方案 意法半導(dǎo)體高精度實(shí)時(shí)時(shí)鐘
意法半導(dǎo)體的M41TC8025是一個(gè)實(shí)時(shí)時(shí)鐘整體解決方案,在一個(gè)簡單易用的封裝內(nèi)集成了晶體、溫度傳感器、自動(dòng)溫度補(bǔ)償算法和實(shí)時(shí)時(shí)鐘。
2013-01-25 標(biāo)簽:實(shí)時(shí)時(shí)鐘意法半導(dǎo)體PLL 5070 1
級(jí)聯(lián)型PLL時(shí)鐘處理器對(duì)系統(tǒng)定時(shí)影響最小
伴隨著通信市場(chǎng)的飛速發(fā)展,用于時(shí)鐘分配的復(fù)雜樹狀結(jié)構(gòu)得到了廣泛的運(yùn)用。為了給許多被時(shí)鐘分配及其他設(shè)計(jì)用來傳送數(shù)據(jù)(通過眾多具有數(shù)字時(shí)域精度的不同功能設(shè)計(jì)...
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