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      標簽　>　rtl

      rtl

      rtl

      +關(guān)注1人關(guān)注

      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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      rtl技術(shù)

      UVM環(huán)境的看門狗怎么沒看住超時了？

      uvm驗證環(huán)境里一般通過objection機制來控制仿真的結(jié)束，不過在機制之外，有時還需要通過看門狗來watchdog避免仿真環(huán)境掛死，watchdog...

      2023-12-04 標簽：看門狗RTLUVM 2k 0

      關(guān)于數(shù)字硬件建模SystemVerilog

      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達式和運算符。

      2022-09-01 標簽：硬件RTL編譯器 2k 0

      SystemC的隨機驗證過程是怎樣的？

      SystemC的隨機驗證過程是怎樣的？

      SystemC是基于C++的系統(tǒng)級設(shè)計語言，兼具描述硬件電路模型和面向?qū)ο蟮某橄竽芰Α?/p>

      2023-08-07 標簽：芯片設(shè)計仿真器C語言 2k 0

      低功耗貫穿芯片設(shè)計全流程

      低功耗一直是便攜式電子設(shè)備的關(guān)鍵要求，但近年來，在人工智能、5G、大數(shù)據(jù)中心、汽車等應(yīng)用快速發(fā)展的推動下，對低功耗的需求已經(jīng)擴散到更多的終端產(chǎn)品中。

      2023-02-14 標簽：soc散熱器RTL 2k 0

      FPGA原型驗證系統(tǒng)的時鐘門控

      門控時鐘是一種在系統(tǒng)不需要動作時，關(guān)閉特定塊的時鐘的方法，目前很多低功耗SoC設(shè)計都將其用作節(jié)省動態(tài)功率的有效技術(shù)。

      2023-04-20 標簽：SoC設(shè)計RTL門控時鐘 2k 0

      時序邏輯的時鐘到Q傳播和建立/保持時間

      數(shù)字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

      2023-02-12 標簽：fpgaasicRTL 1.9k 0

      為什么SoC驗證一定需要FPGA原型驗證呢？？

      在現(xiàn)代SoC芯片驗證過程中，不可避免的都會使用FPGA原型驗證，或許原型驗證一詞對你而言非常新鮮，但是FPGA上板驗證應(yīng)該是非常熟悉的場景了。

      2023-03-28 標簽：fpgaHDMIsoc 1.9k 0

      談?wù)剮追N芯片設(shè)計增加代碼復(fù)用性的方法

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      很多芯片在設(shè)計之初，就已經(jīng)考慮如何增加代碼的復(fù)用性，盡量減少工作量，降低錯誤概率。

      2023-09-12 標簽：fpga加速器芯片設(shè)計 1.9k 0

      ASIC物理設(shè)計流程概述

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      Physical design是將電路描述（circuit description）轉(zhuǎn)化成物理版圖（physical layout）的過程。

      2023-05-23 標簽：RTLSTDASIC技術(shù) 1.9k 0

      什么是FPGA的綜合和約束的關(guān)系？

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      系統(tǒng)Verilog RTL模型-這些模型由設(shè)計工程師編寫，代表需要在ASIC或FPGA中實現(xiàn)的功能行為

      2023-02-09 標簽：fpgaasicVerilog 1.9k 0

      SoC設(shè)計的IO PAD怎么移植到FPGA原型驗證

      FPGA原型驗證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。

      2023-04-19 標簽：fpgaasicSoC設(shè)計 1.9k 0

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      在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

      SystemVerilog 接口的開發(fā)旨在讓設(shè)計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。

      2024-03-04 標簽：RTL時鐘信號CLK 1.9k 0

      利用FPGA工具設(shè)置優(yōu)化FPGA HLS設(shè)計

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      高層次的設(shè)計可以讓設(shè)計以更簡潔的方法捕捉，從而讓錯誤更少，調(diào)試更輕松。然而，這種方法最受詬病的是對性能的犧牲。在復(fù)雜的 FPGA 設(shè)計上實現(xiàn)高性能，往往...

      2018-12-16 標簽：fpgartl 1.9k 0

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      2023-05-17 標簽：寄存器RTLUVM 1.9k 0

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      Vim或者是gvim是我們IC設(shè)計或者驗證工程師，日常工作當中常用到的一個編輯器，我們的RTL代碼就是在vim當中寫的，而gvim是vim的圖形化界面，...

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      2023-03-26 標簽：電源控制器RTL 1.8k 0

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      2023-07-12 標簽：寄存器RTLUVM 1.8k 0

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      2022-11-09 標簽：fpgaasicRTL 1.8k 0

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