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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

Verilog的設(shè)計(jì)方法介紹

Verilog 的設(shè)計(jì)多采用自上而下的設(shè)計(jì)方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 1694 0

為什么格雷碼可以輔助解決多bit跨時(shí)鐘域的問題?？求解

單bit通過兩級同步打拍可以有效的解決亞穩(wěn)態(tài)問題。

2024-03-08 標(biāo)簽：二進(jìn)制 fifo RTL 1692 0

利用FPGA工具設(shè)置優(yōu)化FPGA HLS設(shè)計(jì)

高層次的設(shè)計(jì)可以讓設(shè)計(jì)以更簡潔的方法捕捉，從而讓錯(cuò)誤更少，調(diào)試更輕松。然而，這種方法最受詬病的是對性能的犧牲。在復(fù)雜的 FPGA 設(shè)計(jì)上實(shí)現(xiàn)高性能，往往...

2018-12-16 標(biāo)簽：fpga rtl 1691 0

把一個(gè)算法用RTL實(shí)現(xiàn)，有哪些比較科學(xué)的步驟？

通常來講，我們做算法實(shí)現(xiàn)，需要有對標(biāo)的算法模型，作為驗(yàn)證硬件邏輯設(shè)計(jì)是否正確的參考依據(jù)。

2023-03-22 標(biāo)簽：fpga 邏輯電路 asic 1686 0

FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述

IP(Intelligent Property) 核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可...

2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器 EDA工具 1665 0

如何使用display提高debug效率呢？

在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯(cuò)誤，在RTL級的仿真中能夠快...

2023-08-27 標(biāo)簽：芯片設(shè)計(jì)仿真器 RTL 1625 0

RTL表達(dá)式和運(yùn)算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

2022-11-03 標(biāo)簽：硬件編程 RTL 1623 0

Formal Verify形式驗(yàn)證的流程概述

Formal Verify，即形式驗(yàn)證，主要思想是通過使用數(shù)學(xué)證明的方式來驗(yàn)證一個(gè)修改后的設(shè)計(jì)和它原始的設(shè)計(jì)，在功能上是否等價(jià)。

2023-09-15 標(biāo)簽：RTL 形式驗(yàn)證 SPEC 1610 0

Verilog UDPs的語法說明

User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時(shí)序邏輯模型。

2023-09-13 標(biāo)簽：寄存器仿真 Verilog 1607 0

用于解碼器IP設(shè)計(jì)和合規(guī)性驗(yàn)證的比特流和軟件工具鏈DVK

DVK是用于解碼器IP設(shè)計(jì)和合規(guī)性驗(yàn)證的比特流和軟件工具鏈。它是芯片RTL設(shè)計(jì)、目標(biāo)設(shè)備集成（如智能手機(jī)、智能電視、機(jī)頂盒）、發(fā)貨給客戶前的軟件堆棧驗(yàn)證...

2022-10-08 標(biāo)簽：解碼器編碼器 RTL 1600 0

談?wù)剮追N芯片設(shè)計(jì)增加代碼復(fù)用性的方法

很多芯片在設(shè)計(jì)之初，就已經(jīng)考慮如何增加代碼的復(fù)用性，盡量減少工作量，降低錯(cuò)誤概率。

2023-09-12 標(biāo)簽：fpga 加速器芯片設(shè)計(jì) 1590 0

如何用KrakenSDR制作被動雷達(dá)呢？

提起與無線電有關(guān)的項(xiàng)目，我在紐約的家的確是個(gè)糟糕的實(shí)驗(yàn)地點(diǎn)。如果我們可以看到和聽到無線電波，那么電子舞曲（EDM）狂歡派對會像一個(gè)剝奪感官的牢籠。

2023-02-08 標(biāo)簽：接收器 SDR 調(diào)諧器 1581 0

關(guān)于數(shù)字硬件建模SystemVerilog

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

2022-09-01 標(biāo)簽：硬件 RTL 編譯器 1581 0

我們該如何應(yīng)對SOC中越來越龐大和復(fù)雜的SDC約束？

SOC設(shè)計(jì)變得越來越復(fù)雜，成本越來越高，設(shè)計(jì)和驗(yàn)證也越來越困難。

2024-03-13 標(biāo)簽：EDA工具 SoC設(shè)計(jì)信號完整性 1574 0

條件（三元）運(yùn)算符

RTL建模中廣泛使用的運(yùn)算符是條件運(yùn)算符，也稱為三元運(yùn)算符，該運(yùn)算符用于在兩個(gè)表達(dá)式之間進(jìn)行選擇——表5-2列出了用于表示條件運(yùn)算符的重點(diǎn)。

2023-02-09 標(biāo)簽：建模 RTL 運(yùn)算符 1573 0

SoC設(shè)計(jì)的IO PAD怎么移植到FPGA原型驗(yàn)證

FPGA原型驗(yàn)證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。

2023-04-19 標(biāo)簽：fpga asic SoC設(shè)計(jì) 1568 0

RTL表達(dá)式和運(yùn)算符

決策語句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號的當(dāng)前值分支到特定語句。SystemVerilog有兩個(gè)主要的決策語...

2022-10-21 標(biāo)簽：硬件編碼 RTL 1560 0

帶skew的時(shí)序計(jì)算基礎(chǔ)分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時(shí)間和保持時(shí)間這兩個(gè)標(biāo)準(zhǔn)去考察Treal。

2023-12-01 標(biāo)簽：RTL 觸發(fā)器時(shí)序分析 1550 0

ASIC物理設(shè)計(jì)流程概述

Physical design是將電路描述（circuit description）轉(zhuǎn)化成物理版圖（physical layout）的過程。

2023-05-23 標(biāo)簽：RTL STD ASIC技術(shù) 1535 0

為什么SoC驗(yàn)證一定需要FPGA原型驗(yàn)證呢？？

在現(xiàn)代SoC芯片驗(yàn)證過程中，不可避免的都會使用FPGA原型驗(yàn)證，或許原型驗(yàn)證一詞對你而言非常新鮮，但是FPGA上板驗(yàn)證應(yīng)該是非常熟悉的場景了。

2023-03-28 標(biāo)簽：fpga HDMI soc 1534 0

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