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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

Verilog狀態(tài)機(jī)的類型

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。

2023-06-01 標(biāo)簽：Verilog RTL 有限狀態(tài)機(jī) 2146 0

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關(guān)于RTL表達(dá)式和運(yùn)算符

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2022-09-01 標(biāo)簽：硬件 RTL 移位器 2140 0

詳解RTL設(shè)計(jì)中多時(shí)鐘域的處理方法

數(shù)字IC系統(tǒng)邏輯設(shè)計(jì)這部分主要介紹兩個(gè)方面，一個(gè)是RTL的設(shè)計(jì)基礎(chǔ);另一方面是verilog基本語法。這一篇文章主要介紹一下RTL的設(shè)計(jì)基礎(chǔ)。

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有沒有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？

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2023-06-29 標(biāo)簽：仿真器 RTL UVM 2104 0

RTL表達(dá)式和運(yùn)算符

運(yùn)算符對(duì)操作數(shù)執(zhí)行操作。大多數(shù)運(yùn)算符都有兩個(gè)操作數(shù)。

2022-07-21 標(biāo)簽：硬件編碼 RTL 2086 0

低功耗設(shè)計(jì)基礎(chǔ)：Clock Gating

大多數(shù)低功耗設(shè)計(jì)手法在嚴(yán)格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標(biāo)簽：寄存器 EDA工具 RTL 2080 0

uvm中的Scoreboards介紹

在驗(yàn)證過程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。

2023-06-20 標(biāo)簽：RTL UVM TLM 2077 0

FPGA速度-面積互換原則設(shè)計(jì)

速度-面積互換原則是貫穿FPGA設(shè)計(jì)的重要原則：速度是指工程穩(wěn)定運(yùn)行所能達(dá)到的最高時(shí)鐘頻率，通常決定了FPGA內(nèi)部寄存器的運(yùn)行時(shí)序；面積是指工程運(yùn)行所消...

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參數(shù)化RTL的驗(yàn)證思路

參數(shù)化的代碼需要在靈活性和復(fù)雜性之間做出平衡，而且高度參數(shù)化代碼的驗(yàn)證是一個(gè)非常具有挑戰(zhàn)性的工作。

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2023-06-28 標(biāo)簽：寄存器 SoC芯片 RTL 2038 0

RTL設(shè)計(jì)方法學(xué)及設(shè)計(jì)原理之?dāng)?shù)字信號(hào)的類型分析

理解了寄存器的原理，在了解實(shí)際電路設(shè)計(jì)方法之前，先讓我們了解一下，在數(shù)字集成電路設(shè)計(jì)時(shí)，需要處理一些什么樣的信號(hào)類型，并且如何通過常用的電路結(jié)構(gòu)實(shí)現(xiàn)對(duì)這...

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軟件仿真(Simulation)，F(xiàn)PGA原型驗(yàn)證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗(yàn)...

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2023-02-03 標(biāo)簽：鎖存器 RTL Verilog語言 2018 0

使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法

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