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標(biāo)簽 > rtl
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。
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【紫光同創(chuàng)國產(chǎn)FPGA教程】【第三章】按鍵檢測實驗
通過按鍵檢測實驗，檢測開發(fā)板的按鍵功能是否正常，了解硬件描述語言和FPGA的具體關(guān)系，學(xué)習(xí)PDS View RTL Schematic的使用。
基于Verilog的經(jīng)典數(shù)字電路設(shè)計（3）選擇器
在數(shù)字信號的傳輸過程中，有時需要從一組輸入數(shù)據(jù)中選出某一個來，比如輸入有 “A、B、C、D” 四個數(shù)據(jù)，那么我們想要哪個字母輸出，就可以設(shè)置哪個字母輸出
2023-10-09 標(biāo)簽：邏輯電路RTL數(shù)據(jù)選擇器 4570 0
D觸發(fā)器，是時序邏輯電路中必備的一個基本單元，學(xué)好 D 觸發(fā)器，是學(xué)好時序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構(gòu)成數(shù)字電路組合、時序邏輯的基礎(chǔ)。
DFF的CK（時鐘）、Ｄ（數(shù)據(jù)）、RN（復(fù)位）、SN（置位）就是這個“邏輯塊”的終點，它們的輸入都是一個組合邏輯。
在芯片設(shè)計的中間和最后階段，比如綜合、DFT、APR、ECO等階段，常常要檢查設(shè)計的一致性。也叫邏輯等價性檢查（Logic Equivalence Ch...
使用Vivado Block Design設(shè)計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設(shè)計的自定義 RTL 文件無法快速的添加...
相對于RTL仿真，門級仿真占用的計算資源雖然很多，但是在靜態(tài)時序檢查（STA）工具普遍應(yīng)用之前，帶時序的動態(tài)門級仿真幾乎可以說是唯一的timing si...
Vivado在前一段時間更新了2023.2版本，經(jīng)過一段時間的使用這個版本還是很絲滑的，用起來挺舒服。
引言 硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應(yīng)于硬件實現(xiàn)，不同的代碼風(fēng)格...
cocotb中的基礎(chǔ)語法與SystemVerilog中的常用語法對照總結(jié)
對于信號的讀取，我們在SystemVerilog中，可以直接讀取信號值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號值。
基于Verilog的經(jīng)典數(shù)字電路設(shè)計（2）比較器
在數(shù)字系統(tǒng)中，總是需要對一些數(shù)據(jù)進行比較，比較兩個數(shù)值甚至多個數(shù)值的大小，然后進行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應(yīng)運而生。
如何在SpyGlass環(huán)境本身中修復(fù)這些Lint錯誤呢？
我們將分析 lint目標(biāo)運行期間產(chǎn)生的違規(guī)行為。我們可以使用 SpyGlass GUI 中的各種調(diào)試工具來了解違規(guī)
XILINX推出All Programmable抽象化計劃，加快開發(fā)速度達15倍
Xilinx 宣布啟動一項將軟件、模型、平臺和基于 IP 的設(shè)計環(huán)境融為一體的抽象化計劃，致力于讓系統(tǒng)、軟件和硬件開發(fā)人員可以直接使用 All Prog...
調(diào)試應(yīng)該說是任何一個工程師解決問題的必備技能，對于芯片驗證工程師來說更是如此。
2023-04-04 標(biāo)簽：Linux系統(tǒng)RTLpython 3970 0
剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復(fù)雜...
RTL頂層自動連線的秘密武器：Emacs verilog-mode介紹
Verilog-mode.el 是用于 Emacs 的非常流行的免費 Verilog 模式，它提供上下文相關(guān)的突出顯示、自動縮進，并提供宏擴展功能以大大...
VCS的仿真選項分編譯（compile-time）選項和運行（run-time）選項。編譯選項用于RTL/TB的編譯，一遍是編譯了就定了，不能在仿真中更...
如何把FPGA調(diào)試中的數(shù)據(jù)給捕獲出來并保存為文件
在FPGA調(diào)試過程中，經(jīng)常遇到這樣的情況：出現(xiàn)BUG時，想采用仿真環(huán)境把FPGA調(diào)試中遇到的BUG給重現(xiàn)出來，但無論怎樣改變仿真環(huán)境中的激勵，都無法重現(xiàn)...
在使用VCS進行仿真時，工程師們常常會面對一個極為重要且充滿挑戰(zhàn)的問題——X態(tài)傳播行為。
決策語句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計中信號的當(dāng)前值分支到特定語句。
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