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      標簽　>　uvm

      uvm

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      UVM是一個以SystemVerilog類庫為主體的驗證平臺開發(fā)框架，驗證工程師可以利用其可重用組件構建具有標準化層次結構和接口的功能驗證環(huán)境。

      文章：159個 瀏覽：19485次 帖子：26個

      uvm技術

      如何在生成的代碼中使用UVM Register Layer？

      寄存器模型一般可以使用工具生成或者從頭開始編寫

      2023-06-05 標簽：寄存器UVM生成器 978 0

      認識一下只有driver的驗證平臺

      認識一下只有driver的驗證平臺

      對于一個驗證平臺而言，最重要的角色是激勵的產生，最開始，driver是集合了數據的產生、發(fā)送于一體這么一個重要的角色（后面到進入真正UVM會將功能分離）。

      2023-06-15 標簽：仿真器UVMCLK 971 0

      看看使用芯片驗證隨機帶來的六宗罪

      以前看到不少驗證技術書籍都在說驗證環(huán)境中隨機怎么怎么好，然后為了隨機，UVM,SV 提供了什么什么支持。

      2023-04-10 標簽：RTLUVM 960 0

      ral_model的mirror()無論如何也不進行數據比對?

      今天在添加環(huán)境的結束檢查時候，突然發(fā)現ral_model的mirror()無論如何也不進行數據比對

      2023-12-04 標簽：寄存器UVM 950 0

      UVM_Agent中包含哪些內容？

      大多數dut都有許多不同的接口(interface)，每個接口都有自己特有的協(xié)議。 **UVM agent的任務就是集中管理和這個接口相關的所有內容**...

      2023-03-21 標簽：接口UVMDUT 950 0

      UVM中的可重用序列

      眾所周知，序列由幾個數據項組成，它們共同構成了一個有趣的場景。序列可以是分層的，從而創(chuàng)建更復雜的方案。在最簡單的形式中，序列應該是 uvm_sequen...

      2023-05-29 標簽：usbIPUVM 947 0

      為什么不是uvm_transaction構建UVM事務呢？

      UVM 中的事務是一個具有信號屬性（例如地址和數據）以及錯誤、延遲等額外信息的類。總之，這個所謂事務封裝了所有和DUT激勵項相關的信息.

      2023-03-08 標簽：UVMDUT 943 0

      分享一些SystemVerilog的coding guideline

      分享一些SystemVerilog的coding guideline

      本文分享一些SystemVerilog的coding guideline。

      2023-11-22 標簽：二進制Verilog數字電路 936 0

      層次化的UVM TLM連接

      層次化的UVM TLM連接

      TLM接口的使用將驗證環(huán)境中的每個組件與其他組件隔離。驗證環(huán)境實例化一個組件，并完成其ports/exports的連接，不需要進一步了解驗證組件具體的實現。

      2023-05-29 標簽：接口封裝UVM 926 0

      UVM Transaction-Level驗證組件

      UVM Transaction-Level驗證組件

      如下圖所示，UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法。

      2023-05-29 標簽：發(fā)生器UVMTLM 926 0

      UVM中add_typewide_sequence和add_sequence的區(qū)別

      第2和第3種方式類似，第3種是一下子添加多個sequence，它內部原理就是調用第2種的函數，因此在本質上，只有第1和第2種這兩類區(qū)別。

      2023-05-24 標簽：VerilogUVMsequence 925 0

      如何將sequences類型添加或注冊到sequence library里呢？

      如何將sequences類型添加或注冊到sequence library里呢？

      uvm_sequence_library是從uvm_sequence擴展而來的，它是一個容納了一系列其它sequences類型的容器，在啟動時，它會根據...

      2023-09-08 標簽：UVMsequence 924 0

      參數化接口和可重用VIP：第一部分

      基于SystemVerilog的驗證引入了接口的概念來表示設計模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個命名的信號束，...

      2023-05-29 標簽：接口VerilogUVM 913 0

      我的第三個UVM代碼—把testcase與driver分開

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      在testcase里驅動interface，當代碼越來越多，需要考慮把環(huán)境拆分成多個小的環(huán)境，便于修改和維護。

      2023-06-15 標簽：仿真器UVMsequence 885 0

      管理test case結束機制介紹

      UVM中每個phase都有一個內置的objection ，為components和objects提供了同步方法，指示何時可以安全地結束這個phase， ...

      2023-06-11 標簽：仿真器UVM 879 0

      數字IC驗證之基本的TLM通信

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      提高驗證生產力的關鍵之一就是在合適的**抽象層次**思考問題和完成驗證工作，為此UVM提供了 **事務級別（transaction level）** 的...

      2023-06-25 標簽：IC設計UVMTLM 871 0

      看看這個"UVM陷阱"，你是不是也遇到過

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      設計一個run函數用于處理某些業(yè)務邏輯，并在UVC的main_phase中調用?？此坪唵蔚倪壿?，運行仿真后得到如下的信息：

      2023-05-08 標簽：函數UVM 846 0

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      行為型設計模式數量較多，上一篇介紹了模板模式和策略模式，下面對迭代模式進行介紹，挖掘其在UVM中的應用。

      2023-08-14 標簽：UVMpythonDUT 845 0

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      作為一名DV，開發(fā)驗證環(huán)境，編寫驗證環(huán)境也算是必備基礎技能了。雖然每天都會coding，但最終寫出來的代碼，是一次性代碼，還是方法？

      2023-07-17 標簽：處理器寄存器SoC芯片 820 0

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      Iterator Design Pattern: 對容器 (聚合類，集合數據等) 的遍歷操作從容器中拆分出來，放到迭代器中，實現迭代操作的解耦。

      2023-08-08 標簽：UVM生成器python 813 0

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      • TMS320F28335
        TMS320F28335
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        TMS320F28335是一款TI高性能TMS320C28x系列32位浮點DSP處理器
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