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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注28人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：706個 瀏覽：111601次 帖子：931個

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      圖5，CMOS傳輸門，雙向傳輸，當(dāng)C=0，~C=Vdd，兩個MOS管都截止，輸入和輸出之間呈現(xiàn)高阻態(tài)，當(dāng)C=Vdd，~C=0，如果0 <= Vi <= ...

      2018-11-12 標(biāo)簽：CMOS反相器Verilog 1.4萬 0

      VCS編譯選項：-y及+libext+

      VCS是一款常見的Verilog編譯工具，它提供很多編譯選項來控制編譯過程及其輸出。本文主要介紹以下兩個編譯選項。

      2023-05-29 標(biāo)簽：模塊VerilogVCS 1.4萬 0

      Verilog HDL和VHDL的區(qū)別

      Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完...

      2020-06-17 標(biāo)簽：Verilogvhdl 1.4萬 0

      FPGA Verilog實現(xiàn)4位數(shù)碼管動態(tài)顯示

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      2019-12-23 標(biāo)簽：fpgaverilog數(shù)碼管 1.3萬 0

      Verilog的基本設(shè)計單元模塊介紹

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      Verilog的基本設(shè)計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。

      2019-06-26 標(biāo)簽：Verilog 1.3萬 0

      基于verilog的FPGA中上電復(fù)位設(shè)計

      在實際設(shè)計中，由于外部阻容復(fù)位時間短，可能無法使FPGA內(nèi)部復(fù)位到理想的狀態(tài)，所以今天介紹一下網(wǎng)上流行的復(fù)位邏輯。

      2018-08-07 標(biāo)簽：FPGAverilog 1.2萬 0

      用Verilog語言實現(xiàn)奇數(shù)倍分頻電路3分頻、5分頻、7分頻 9

      分頻器是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一，盡管在目前大部分設(shè)計中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如賽靈思（Xilinx）的DLL.來進行時...

      2017-02-11 標(biāo)簽：Verilog分頻電路 1.2萬 0

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      在數(shù)字電路中，邏輯輸出有兩個正常態(tài)：低電平狀態(tài)（對應(yīng)邏輯0）和高電平狀態(tài)（對應(yīng)邏輯1）。此外，電路還有不屬于0和1狀態(tài)的高阻態(tài)，高阻態(tài)常用字母 Z 表示。

      2024-01-11 標(biāo)簽：Verilog邏輯器件三態(tài)門 1.2萬 0

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      阻塞賦值對應(yīng)的電路往往與觸發(fā)沿沒有關(guān)系，只與輸入電平的變化有關(guān)系。非阻塞賦值對應(yīng)的電路結(jié)構(gòu)往往與觸發(fā)沿有關(guān)系，只有在觸發(fā)沿時才有可能發(fā)生賦值的情況。

      2020-06-17 標(biāo)簽：Verilog阻塞賦值非阻塞賦值 1.2萬 0

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      本文主要闡述了verilog中端口的三種類型及verilog語言入門教程。

      2020-08-27 標(biāo)簽：Verilog端口 1.1萬 0

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      VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

      2022-05-23 標(biāo)簽：Linux仿真器Verilog 1.1萬 0

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      Verilog語言和VHDL語言是兩種不同的硬件描述語言，但并非所有人都同時精通兩種語言，所以在某些時候，需要把Verilog代碼轉(zhuǎn)換為VHDL代碼。本...

      2020-11-10 標(biāo)簽：Verilogvhdl 1.1萬 0

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      本文在設(shè)計實現(xiàn)乘法器時，采用了4-2和5-2混合壓縮器對部分積進行壓縮，減少了乘法器的延時和資源占 用率；經(jīng)XilinxISE和QuartusII兩種集...

      2018-12-19 標(biāo)簽：VerilogEDA技術(shù) 1.1萬 0

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      2023-05-12 標(biāo)簽：寄存器Verilog數(shù)值 1.0萬 0

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      2023-03-29 標(biāo)簽：寄存器Verilog功耗 1.0萬 1

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      使用Verilog描述硬件的基本設(shè)計單元是模塊（module）。構(gòu)建復(fù)雜的電子電路，主要是通過模塊的相互連接調(diào)用來實現(xiàn)的。模塊被包含在關(guān)鍵字module...

      2017-12-08 標(biāo)簽：verilogc語言 1.0萬 0

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      paramter和localparam有什么區(qū)別？

      這是一個Verilog中有爭議的問題，即Parameter即作為常數(shù)，也作為參數(shù)使用是否合理合法的問題。在IEEE 2005標(biāo)準(zhǔn)之前，Verilog就是...

      2018-05-18 標(biāo)簽：Verilog 1.0萬 0

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        Protues
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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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