verilog task和function區(qū)別

verilog中的task和function都是用于實(shí)現(xiàn)模塊中的可重復(fù)的功能，并且可以接收參數(shù)和返回結(jié)果。但是它們在編寫和使用上有一些區(qū)別。下面將詳細(xì)介...

2024-02-22 標(biāo)簽：模塊Verilog參數(shù) 1571 0

深入分析verilog阻塞和非阻塞賦值

學(xué)verilog 一個(gè)月了，在開發(fā)板上面寫了很多代碼，但是始終對一些問題理解的不夠透徹，這里我們來寫幾個(gè)例子仿真出阻塞和非阻塞的區(qū)別

2017-02-11 標(biāo)簽：verilog阻塞非阻塞 1568 0

verilog中的task用法

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時(shí)才執(zhí)行，如果定義了任務(wù)，但是在整個(gè)過程中都沒有調(diào)用它，...

2023-03-23 標(biāo)簽：Verilog端口程序 1567 0

SpinalHDL里如何實(shí)現(xiàn)Sobel邊緣檢測

書接上文，趁著今天休假，采用SpinalHDL做一個(gè)小的demo，看看在SpinalHDL里如何優(yōu)雅的實(shí)現(xiàn)Sobel邊緣檢測。

2022-08-26 標(biāo)簽：Verilog代碼sobel 1564 0

Verilog電路設(shè)計(jì)之單bit跨時(shí)鐘域同步和異步FIFO

FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫時(shí)鐘異步時(shí)，就是異步FIFO。多bit的數(shù)據(jù)信號，并不是直接從寫時(shí)鐘域同步到讀時(shí)鐘域的。

2023-01-01 標(biāo)簽：fifoVerilog 1549 0

soc中的組合邏輯和時(shí)序邏輯應(yīng)用說明

芯片設(shè)計(jì)是現(xiàn)代電子設(shè)備的重要組成部分，其中組合邏輯和時(shí)序邏輯是芯片設(shè)計(jì)中非常重要的概念。組合邏輯和時(shí)序邏輯的設(shè)計(jì)對于構(gòu)建復(fù)雜的電路系統(tǒng)至關(guān)重要。

2023-08-30 標(biāo)簽：芯片邏輯電路soc 1522 0

fpga要學(xué)哪些東西

學(xué)習(xí)FPGA需要掌握一系列的知識(shí)和技能，主要包括以下幾個(gè)方面。

2024-03-27 標(biāo)簽：FPGAVerilog數(shù)字電路 1517 0

SpinalHDL中不可不知的位拼接符

在之前寫Verilog時(shí)，位拼接符是一個(gè)很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

2022-11-12 標(biāo)簽：VerilogHDL 1509 0

verilog語言編寫規(guī)范

本規(guī)范的目的是提高書寫代碼的可讀性 可修改性 可重用性 優(yōu)化代碼綜合和仿真的結(jié) 果 指導(dǎo)設(shè)計(jì)工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路 規(guī)范化公司...

2022-11-23 標(biāo)簽：VerilogHDL編碼 1501 0

SystemVerilog中的package

SystemVerilog packages提供了對于許多不同數(shù)據(jù)類型的封裝，包括變量、task、function、assertion等等，以至于可以在...

2022-11-07 標(biāo)簽：VerilogSystemPackage 1483 0

SpinalHDL語法篇之Bool類型

作為SpinalHDL語法篇的第一節(jié)，我們也從最簡單的開始。

2022-10-31 標(biāo)簽：VerilogHDL 1478 0