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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

編寫一個創(chuàng)建模塊dut實例的測試平臺

編寫一個創(chuàng)建模塊dut實例（具有任何實例名稱）的測試平臺，并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零，其第一個轉(zhuǎn)...

2023-03-13 標(biāo)簽：Verilog HDL 時鐘信號 1.9k 0

verilog task和function區(qū)別

verilog中的task和function都是用于實現(xiàn)模塊中的可重復(fù)的功能，并且可以接收參數(shù)和返回結(jié)果。但是它們在編寫和使用上有一些區(qū)別。下面將詳細介...

2024-02-22 標(biāo)簽：模塊 Verilog 參數(shù) 1.9k 0

Verilog實現(xiàn)流水燈及與C語言的對比

　　由原理圖可知僅當(dāng)FPGA的對應(yīng)管腳輸入低電平時LED才會亮，流水燈的效果可以輪流讓四個對應(yīng)管腳輸出低電平來產(chǎn)生。

2023-05-14 標(biāo)簽：fpga led Verilog 1.9k 0

SystemVerilog中線程常用的精細化控制方法

在計算機中存在進程和線程的概念，其中進程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進程的一個執(zhí)行單元，是比進程還要小的獨立運行的基本單...

2023-03-27 標(biāo)簽：計算機 Verilog UVM 1.8k 0

SpinalHDL中Bundle數(shù)據(jù)類型的轉(zhuǎn)換

SpinalHDL中Bundle與SystemVerilog中的packed struct很像，在某些場景下，與普通數(shù)據(jù)類型之間的連接賦值可以通過asB...

2022-10-17 標(biāo)簽：Verilog bundled 數(shù)據(jù)類型 1.8k 0

verilog中的task用法

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時才執(zhí)行，如果定義了任務(wù)，但是在整個過程中都沒有調(diào)用它，...

2023-03-23 標(biāo)簽：Verilog 端口程序 1.8k 0

為什么在Verilog HDL設(shè)計中一定要用同步而不能用異步時序邏輯？

同步時序邏輯是指表示狀態(tài)的寄存器組的值只可能在唯一確定的觸發(fā)條件發(fā)生時刻改變。只能由時鐘的正跳沿或負跳沿觸發(fā)的狀態(tài)機就是一例。always @(pose...

2023-03-29 標(biāo)簽：邏輯電路 Verilog HDL 1.8k 0

在Verilog中利用函數(shù)將重復(fù)性的行為級設(shè)計進行提取

在 Verilog 中，可以利用任務(wù)（關(guān)鍵字為 task）或函數(shù)（關(guān)鍵字為 function），將重復(fù)性的行為級設(shè)計進行提取，并在多個地方調(diào)用，來避免重...

2023-06-02 標(biāo)簽：寄存器 Verilog 數(shù)碼管 1.8k 0

ASIC和FPGA區(qū)別及建模概念

SystemVerilog既是一種硬件設(shè)計語言，也是一種硬件驗證語言。IEEE?SystemVerilog官方標(biāo)準(zhǔn)沒有區(qū)分這兩個目標(biāo)，也沒有指定完整Sy...

2023-02-09 標(biāo)簽：Verilog System 驗證語言 1.8k 0

什么是FPGA的綜合和約束的關(guān)系？

系統(tǒng)Verilog RTL模型-這些模型由設(shè)計工程師編寫，代表需要在ASIC或FPGA中實現(xiàn)的功能行為

2023-02-09 標(biāo)簽：fpga asic Verilog 1.8k 0

如何設(shè)計一個參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計參數(shù)化，可調(diào)，通常情況下我們需要一個參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計 Verilog 數(shù)據(jù)選擇器 1.8k 0

SPI通信總線概述和Verilog實現(xiàn)

SPI = Serial Peripheral Interface，是串行外圍設(shè)備接口，是一種高速，全雙工，同步的通信總線。

2025-02-07 標(biāo)簽：Verilog SPI 通信總線 1.7k 0

什么是變量？

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時具有類型和數(shù)據(jù)類型特性。類型表示信號為...

2023-02-09 標(biāo)簽：Verilog System 變量 1.7k 0

SpinalHDL里如何實現(xiàn)Sobel邊緣檢測

書接上文，趁著今天休假，采用SpinalHDL做一個小的demo，看看在SpinalHDL里如何優(yōu)雅的實現(xiàn)Sobel邊緣檢測。

2022-08-26 標(biāo)簽：Verilog 代碼 sobel 1.7k 0

Verilog的程序框架案例

Verilog HDL（Hardware Description Language）是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，具有靈活性...

2022-09-13 標(biāo)簽：fpga Verilog 程序 1.7k 1

使用SystemVerilog調(diào)試布局方法

System Verilog調(diào)試布局由三部分組成。左上角Design Browser，可以訪問仿真對象，右上角為Source Browser，用來展示源...

2023-12-02 標(biāo)簽：Verilog Layout Xcelium 1.7k 0

Verilog電路設(shè)計之單bit跨時鐘域同步和異步FIFO

FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫時鐘異步時，就是異步FIFO。多bit的數(shù)據(jù)信號，并不是直接從寫時鐘域同步到讀時鐘域的。

2023-01-01 標(biāo)簽：fifo Verilog 1.7k 0

fpga要學(xué)哪些東西

學(xué)習(xí)FPGA需要掌握一系列的知識和技能，主要包括以下幾個方面。

2024-03-27 標(biāo)簽：FPGA Verilog 數(shù)字電路 1.7k 0

SpinalHDL中不可不知的位拼接符

在之前寫Verilog時，位拼接符是一個很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

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分享一些優(yōu)秀的verilog代碼高質(zhì)量verilog代碼的六要素

高質(zhì)量的verilog代碼至少需要包含以下幾個要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

2023-07-18 標(biāo)簽：Verilog 時鐘編程 1.7k 0

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