verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog中的電平敏感事件控制

在verilog中絕大多數(shù)使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。

2022-12-12 標(biāo)簽：Verilog System 2.2k 0

國外大學(xué)的FPGA開發(fā)項目盤點(diǎn)

據(jù)我了解，目前國內(nèi)很多大學(xué)是沒有開設(shè)FPGA相關(guān)課程的，所以很多同學(xué)都是自學(xué)，但是自學(xué)需要一定的目標(biāo)和項目，今天我們就去看看常春藤盟校Cornell U...

2023-12-22 標(biāo)簽：fpga Verilog 2.2k 0

systemverilog bins是如何去定義的

功能覆蓋率覆蓋的就是一個個的coverpoint bins（不同的變量），對于一個8bit addr，那么默認(rèn)的bins就是8‘h00~8’hFF，當(dāng)然...

2022-09-26 標(biāo)簽：Verilog 變量 2.2k 0

Testbench的基本組成和設(shè)計規(guī)則

??對于小型設(shè)計來說，最好的測試方式便是使用TestBench和HDL仿真器來驗證其正確性。一般TestBench需要包含這些部分：實例化待測試設(shè)計、使...

2023-09-01 標(biāo)簽：fpga 仿真器 Verilog 2.2k 0

verilog整數(shù)四則運(yùn)算的位寬考量簡介

加、減使用補(bǔ)碼時，加減法可以統(tǒng)一，因而對加減不加區(qū)分，對有無符號也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計 Verilog 2.1k 0

FPGA入門之信號類型

Verilog HDL 的信號類型有很多種，主要包括兩種數(shù)據(jù)類型：線網(wǎng)類型(net type) 和寄存器類型（ reg type）。在進(jìn)行工程設(shè)計的過程...

2023-03-21 標(biāo)簽：寄存器數(shù)據(jù)Verilog 2.1k 0

FPGA設(shè)計中的反饋路徑可以怎么優(yōu)化呢？

在FPGA設(shè)計中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

2023-03-24 標(biāo)簽：FPGA設(shè)計寄存器 Verilog 2.1k 0

verilog中有符號數(shù)和無符號數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標(biāo)簽：仿真器 Verilog VCS 2.1k 0

Verilog表達(dá)式的位寬確定規(guī)則

很多時候，Verilog中表達(dá)式的位寬都是被隱式確定的，即使你自己設(shè)計了位寬，它也是根據(jù)規(guī)則先確定位寬后，再擴(kuò)展到你的設(shè)計位寬，這常常會導(dǎo)致結(jié)果產(chǎn)生意想...

2024-10-22 標(biāo)簽：Verilog 運(yùn)算語法 2.1k 0

SystemVerilog相比于Verilog的優(yōu)勢

我們再從對可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢。針對硬件設(shè)計，SystemVerilog引入了三種進(jìn)程alway...

2023-10-26 標(biāo)簽：fpga Verilog System 2.1k 0

鋯石FPGA A4_Nano開發(fā)板視頻：Verilog基礎(chǔ)知識和語法的講解

　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和...

2019-09-27 標(biāo)簽：fpga 監(jiān)控 verilog 2.1k 0

分享下SpinalHDL中SpinalConfig中的三項參數(shù)

當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時其生成的代碼風(fēng)格

2023-02-08 標(biāo)簽：DDR Verilog RTL 2.1k 0

鋯石FPGA A4_Nano開發(fā)板視頻：Verilog關(guān)于問題解惑

Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗證...

2019-09-27 標(biāo)簽：fpga 仿真器 verilog 2.1k 0

Verilog的設(shè)計方法介紹

Verilog 的設(shè)計多采用自上而下的設(shè)計方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 2.1k 0

仿真時為什么頂層不例化

示例中，在頂層top_tb中例化了兩個module（h1和h2），例化名分別是top_tb和u2，其中h1中又例化了h2，也就是h2在頂層top_tb和...

2023-04-28 標(biāo)簽：仿真 Verilog 變量 2.1k 0

verilog task和function區(qū)別

verilog中的task和function都是用于實現(xiàn)模塊中的可重復(fù)的功能，并且可以接收參數(shù)和返回結(jié)果。但是它們在編寫和使用上有一些區(qū)別。下面將詳細(xì)介...

2024-02-22 標(biāo)簽：模塊 Verilog 參數(shù) 2.1k 0

編寫一個創(chuàng)建模塊dut實例的測試平臺

編寫一個創(chuàng)建模塊dut實例（具有任何實例名稱）的測試平臺，并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零，其第一個轉(zhuǎn)...

2023-03-13 標(biāo)簽：Verilog HDL 時鐘信號 2k 0

SystemVerilog中線程常用的精細(xì)化控制方法

在計算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個執(zhí)行單元，是比進(jìn)程還要小的獨(dú)立運(yùn)行的基本單...

2023-03-27 標(biāo)簽：計算機(jī)Verilog UVM 2k 0

verilog中repeat必須用begin和end嗎

在Verilog中，repeat語句不需要使用begin和end塊。repeat語句是一種循環(huán)控制語句，允許重復(fù)執(zhí)行一個代碼塊指定的次數(shù)。它的一般語法如...

2024-02-23 標(biāo)簽：Verilog 循環(huán)代碼 2k 0

設(shè)計一個計數(shù)器來講解時序邏輯

時序邏輯是Verilog HDL 設(shè)計中另一類重要應(yīng)用。從電路特征上看來，其特點(diǎn)為任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態(tài)有關(guān)。

2023-08-14 標(biāo)簽：fpga 邏輯電路寄存器 2k 0

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