verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

分享下SpinalHDL中SpinalConfig中的三項(xiàng)參數(shù)

當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時(shí)其生成的代碼風(fēng)格

2023-02-08 標(biāo)簽：DDR Verilog RTL 2k 0

verilog整數(shù)四則運(yùn)算的位寬考量簡(jiǎn)介

加、減使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無符號(hào)也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 2k 0

FPGA學(xué)習(xí)verilog代碼的經(jīng)驗(yàn)總結(jié)

既然HDL設(shè)計(jì)是并行的，那么就只能各個(gè)擊破了。我的習(xí)慣是先抓幾個(gè)重要端口，比如時(shí)鐘(CLK)、復(fù)位(RESET)等出現(xiàn)頻率比較高的端口，把它先弄清楚...

2018-09-15 標(biāo)簽：fpga verilog 代碼 2k 0

Testbench的基本組成和設(shè)計(jì)規(guī)則

??對(duì)于小型設(shè)計(jì)來說，最好的測(cè)試方式便是使用TestBench和HDL仿真器來驗(yàn)證其正確性。一般TestBench需要包含這些部分：實(shí)例化待測(cè)試設(shè)計(jì)、使...

2023-09-01 標(biāo)簽：fpga 仿真器 Verilog 2k 0

FPGA設(shè)計(jì)中的反饋路徑可以怎么優(yōu)化呢？

在FPGA設(shè)計(jì)中，我們可能會(huì)碰到這樣的路徑，如下圖所示。圖中兩個(gè)輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

2023-03-24 標(biāo)簽：FPGA設(shè)計(jì)寄存器 Verilog 2k 0

Verilog的設(shè)計(jì)方法介紹

Verilog 的設(shè)計(jì)多采用自上而下的設(shè)計(jì)方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 2k 0

什么是文本值？

System Verilog 擴(kuò)展了 Verilog 的教據(jù)類型，增強(qiáng)了指定文本值的方法。

2023-02-09 標(biāo)簽：Verilog System 文本 2k 0

仿真時(shí)為什么頂層不例化

示例中，在頂層top_tb中例化了兩個(gè)module（h1和h2），例化名分別是top_tb和u2，其中h1中又例化了h2，也就是h2在頂層top_tb和...

2023-04-28 標(biāo)簽：仿真 Verilog 變量 2k 0

verilog中有符號(hào)數(shù)和無符號(hào)數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長(zhǎng)久以來將verilog中的有符號(hào)數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標(biāo)簽：仿真器 Verilog VCS 2k 0

國(guó)外大學(xué)的FPGA開發(fā)項(xiàng)目盤點(diǎn)

據(jù)我了解，目前國(guó)內(nèi)很多大學(xué)是沒有開設(shè)FPGA相關(guān)課程的，所以很多同學(xué)都是自學(xué)，但是自學(xué)需要一定的目標(biāo)和項(xiàng)目，今天我們就去看看常春藤盟校Cornell U...

2023-12-22 標(biāo)簽：fpga Verilog 2k 0

SystemVerilog相比于Verilog的優(yōu)勢(shì)

我們?cè)購(gòu)膶?duì)可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢(shì)。針對(duì)硬件設(shè)計(jì)，SystemVerilog引入了三種進(jìn)程alway...

2023-10-26 標(biāo)簽：fpga Verilog System 1.9k 0

FPGA設(shè)計(jì)的八個(gè)重要知識(shí)點(diǎn)

這里的面積指一個(gè)設(shè)計(jì)消耗FPGA/CPLD的邏輯資源的數(shù)量，對(duì)于FPGA可以用消耗的FF（觸發(fā)器）和LUT（查找表）來衡量，更一般的衡量方式可以用設(shè)計(jì)所...

2019-11-02 標(biāo)簽：fpga verilog 時(shí)序電路 1.9k 0

verilog中repeat必須用begin和end嗎

在Verilog中，repeat語句不需要使用begin和end塊。repeat語句是一種循環(huán)控制語句，允許重復(fù)執(zhí)行一個(gè)代碼塊指定的次數(shù)。它的一般語法如...

2024-02-23 標(biāo)簽：Verilog 循環(huán)代碼 1.9k 0

FPGA流水燈的設(shè)計(jì)流程

完成項(xiàng)目需求分析、電路圖分析以及方案設(shè)計(jì)后，接下來可以進(jìn)行FPGA設(shè)計(jì)了。如果用戶的計(jì)算機(jī)已安裝云源軟件GOWIN FPGA Designer，雙擊桌面...

2022-10-13 標(biāo)簽：fpga led Verilog 1.9k 0

FPGA之Verilog點(diǎn)燈小程序

首先個(gè)人用的是QuartusII11.0，開發(fā)板用的是CycloneIV的EP4CE6E22C8N芯片。

2023-12-25 標(biāo)簽：fpga led燈 Verilog 1.9k 0

Verilog表達(dá)式的位寬確定規(guī)則

很多時(shí)候，Verilog中表達(dá)式的位寬都是被隱式確定的，即使你自己設(shè)計(jì)了位寬，它也是根據(jù)規(guī)則先確定位寬后，再擴(kuò)展到你的設(shè)計(jì)位寬，這常常會(huì)導(dǎo)致結(jié)果產(chǎn)生意想...

2024-10-22 標(biāo)簽：Verilog 運(yùn)算語法 1.9k 0

基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯(cuò)功...

2025-03-24 標(biāo)簽：crc Verilog 校驗(yàn)碼 1.9k 0

SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對(duì)設(shè)計(jì)的屬性的描述，用以檢查設(shè)計(jì)是否按照預(yù)期執(zhí)行。

2025-05-15 標(biāo)簽：模塊 Verilog System 1.9k 0

systemverilog隨機(jī)約束implication的概率分析

在此設(shè)計(jì)三種不同的隨機(jī)先后順序，分析x和y取值的其概率分布。

2023-05-04 標(biāo)簽：仿真器 Verilog 1.9k 0

設(shè)計(jì)一個(gè)計(jì)數(shù)器來講解時(shí)序邏輯

時(shí)序邏輯是Verilog HDL 設(shè)計(jì)中另一類重要應(yīng)用。從電路特征上看來，其特點(diǎn)為任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而且還和電路原來的狀態(tài)有關(guān)。

2023-08-14 標(biāo)簽：fpga 邏輯電路寄存器 1.9k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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