verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Vitis HLS相關(guān)問(wèn)答詳解

需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)，同時(shí)可并行執(zhí)行的 task 接口（對(duì)應(yīng) C++ 函...

2023-08-11 標(biāo)簽：amd Verilog 函數(shù) 903 0

Verilog HDL的歷史 FPGA硬件描述語(yǔ)言設(shè)計(jì)流程

硬件描述語(yǔ)言(HDL)是一種用形式化方法來(lái)描述數(shù)字電路和系統(tǒng)的語(yǔ)言。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語(yǔ)言可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計(jì)思...

2023-08-08 標(biāo)簽：fpga Verilog HDL 1745 0

一文詳解UVM設(shè)計(jì)模式

本篇是對(duì)UVM設(shè)計(jì)模式 ( 二 ) 參數(shù)化類、靜態(tài)變量/方法/類、單例模式、UVM_ROOT、工廠模式、UVM_FACTORY[1]中單例模式的補(bǔ)充，分...

2023-08-06 標(biāo)簽：Verilog System 函數(shù) 2824 0

for循環(huán)語(yǔ)句基本用法及示例介紹幾種可綜合的for循環(huán)語(yǔ)句

利用for循環(huán)實(shí)現(xiàn)對(duì)信號(hào)的賦值。

2023-08-03 標(biāo)簽：Verilog VCS for 2993 0

pyverilog腳本的使用

上節(jié)說(shuō)到pyverilog有很多示例腳本，本節(jié)開(kāi)始逐個(gè)分析。

2023-08-02 標(biāo)簽：Verilog 函數(shù)腳本 1310 0

Verilog Testbench怎么寫(xiě) Verilog Testbench文件的編寫(xiě)要點(diǎn)

之前在使用Verilog做FPGA項(xiàng)目中、以及其他一些不同的場(chǎng)合下，零散的寫(xiě)過(guò)一些練手性質(zhì)的testbench文件，開(kāi)始幾次寫(xiě)的時(shí)候，每次都會(huì)因?yàn)橐恍┗?..

2023-08-01 標(biāo)簽：fpga 模塊 Verilog 4711 0

數(shù)字電路設(shè)計(jì)中的一款強(qiáng)大工具—Verilog編程語(yǔ)言介紹

Verilog是一種硬件描述語(yǔ)言，用于描述數(shù)字電路的結(jié)構(gòu)和行為。與傳統(tǒng)的編程語(yǔ)言不同，Verilog更加注重電路的行為和時(shí)序特性。

2023-08-01 標(biāo)簽：寄存器 Verilog 編程 5925 0

spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開(kāi)發(fā)流程

SpinalHDL是基于Scala全新的硬件描述語(yǔ)言，解決了不少Verilog等傳統(tǒng)HDL語(yǔ)言的痛點(diǎn)，可以快速的完成某些IP的開(kāi)發(fā)，和完美的融入現(xiàn)有的開(kāi)...

2023-07-27 標(biāo)簽：開(kāi)發(fā)Verilog spinalhdl 2981 0

Verilog設(shè)計(jì)寄存器

現(xiàn)代邏輯設(shè)計(jì)中，時(shí)序邏輯設(shè)計(jì)是核心，而寄存器又是時(shí)序邏輯的基礎(chǔ)，下面將介紹幾種常見(jiàn)的寄存器的Verilog設(shè)計(jì)代碼供初學(xué)者進(jìn)行學(xué)習(xí)理解。

2023-07-27 標(biāo)簽：fpga 寄存器 Verilog 4154 0

verilog可綜合的語(yǔ)法子集

可綜合的語(yǔ)法是指硬件能夠?qū)崿F(xiàn)的一些語(yǔ)法，這些語(yǔ)法能夠被EDA工具支持，能夠通過(guò)編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。

2023-07-23 標(biāo)簽：fpga Verilog RTL 1804 0

什么是ASIC設(shè)計(jì)？使用HDL和SystemC代碼生成進(jìn)行ASIC設(shè)計(jì)

ASIC 設(shè)計(jì)是開(kāi)發(fā)復(fù)雜電子系統(tǒng)的過(guò)程。該系統(tǒng)可制造成特殊用途的半導(dǎo)體設(shè)備，通常用于大批量應(yīng)用或具有嚴(yán)格的功耗、性能和尺寸限制的應(yīng)用。ASIC 系統(tǒng)設(shè)計(jì)...

2023-07-20 標(biāo)簽：fpga asic 仿真 1278 0

分享一些優(yōu)秀的verilog代碼高質(zhì)量verilog代碼的六要素

高質(zhì)量的verilog代碼至少需要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

2023-07-18 標(biāo)簽：Verilog 時(shí)鐘編程 1397 0

Verilog代碼封裝后門(mén)訪問(wèn)

關(guān)于仿真里的后門(mén)訪問(wèn)，之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門(mén)讀寫(xiě)》中有做過(guò)介紹，其針對(duì)的都是針對(duì)以SpinalHDL中的代碼進(jìn)行的后門(mén)訪...

2023-07-15 標(biāo)簽：封裝仿真 Verilog 1080 0

在FPGA運(yùn)行3D游戲的效率比在x86硬件高50倍

《Spheres Vs Shapes》是一款開(kāi)源的 3D 光線追蹤游戲，用 C 語(yǔ)言編寫(xiě)后又被轉(zhuǎn)換為了?FPGA 比特流

2023-07-12 標(biāo)簽：fpga 轉(zhuǎn)換器 Verilog 1029 0

詳解Verilog賦值語(yǔ)句、塊語(yǔ)句、條件語(yǔ)句

不可綜合語(yǔ)句經(jīng)常用在測(cè)試文件中，未注明的語(yǔ)句均是可綜合的

2023-07-02 標(biāo)簽：IC 電路設(shè)計(jì)Verilog 8068 0

ASIC數(shù)字設(shè)計(jì)：前端設(shè)計(jì)、驗(yàn)證、后端實(shí)現(xiàn)

數(shù)字系統(tǒng)設(shè)計(jì)中有三個(gè)重要的設(shè)計(jì)級(jí)別概念：行為級(jí)（Behavior Level）、寄存器傳輸級(jí)（Register Transfer Level）和門(mén)級(jí)（G...

2023-07-02 標(biāo)簽：asic Verilog HDL 1188 0

VGA接口原理與Verilog實(shí)現(xiàn)編程案例解析

VGA接口是一種D型接口，上面共有15針孔，分成三排，每排五個(gè)。其中比較重要的是3根RGB彩色分量信號(hào)和2根掃描同步信號(hào)HSYNC和VSYNC針。

2023-07-01 標(biāo)簽：顯示器 Verilog 模擬信號(hào) 3885 0

開(kāi)源的Bluespec SystemVerilog (BSV)語(yǔ)言表現(xiàn)如何？

Bluespec SystemVerilog (BSV) 是由Arvind 開(kāi)發(fā)的 Bluespec 語(yǔ)言，這是一種高級(jí)功能硬件描述編程語(yǔ)言，本質(zhì)上...

2023-06-27 標(biāo)簽：Verilog 編程語(yǔ)言數(shù)字電路 983 0

Vivado HLS能否取代HDL開(kāi)發(fā)

大多數(shù)FPGA程序員認(rèn)為，高級(jí)工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎？

2023-06-27 標(biāo)簽：fpga Verilog HDL 848 0

SystemVerilog中ifndef如何避免重復(fù)編譯

`ifndef是SystemVerilog/Verilog中的一種條件編譯命令，可以認(rèn)為其是"if not defined"的縮寫(xiě)，...

2023-06-25 標(biāo)簽：Verilog System 命令 3704 0

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Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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識(shí)別

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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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PCB封裝庫(kù)

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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