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標(biāo)簽 > VHDL語(yǔ)言
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。1987 年底，VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。1987 年底，VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。
VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái)，VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：
?。?） VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣
VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。
（2） VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力
VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。
（3） VHDL 語(yǔ)言具有很強(qiáng)的移植能力
VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。
（4） VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)
采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。
?。?） VHDL 語(yǔ)言程序易于共享和復(fù)用
VHDL 語(yǔ)言采用基于庫(kù) （ library） 的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。
由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。
本文主要介紹了VHDL語(yǔ)言編程用什么編譯軟件以及學(xué)習(xí)VHDL語(yǔ)言需要看哪方面的書籍，最后還闡述了學(xué)習(xí)VHDL語(yǔ)言應(yīng)注意的幾個(gè)問(wèn)題盤點(diǎn)。
2018-05-17 標(biāo)簽：vhdl語(yǔ)言vhdl編輯器 3.3萬(wàn) 0
什么是DFX技術(shù)？DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎？
DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。
2023-09-21 標(biāo)簽：fpgaVHDL語(yǔ)言RTL 8235 0
芯片外部引腳很多都使用inout類型的，為的是節(jié)省管腿。一般信號(hào)線用做總線等雙向數(shù)據(jù)傳輸?shù)臅r(shí)候就要用到INOUT類型了。就是一個(gè)端口同時(shí)做輸入和輸出。
2023-06-25 標(biāo)簽：VHDL語(yǔ)言RTLMODELSIM仿真 7225 0
testbench是什么? testbench測(cè)試的機(jī)制是什么?
廢話不多說(shuō)直接上干貨，testbench就是對(duì)寫的FPGA文件進(jìn)行測(cè)試的文件，可以是verilog也可以是VHDL。
2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)交換機(jī)VHDL語(yǔ)言 5565 0
例說(shuō)Verilog HDL和VHDL區(qū)別
Verilog和VHDL之間的區(qū)別將在本文中通過(guò)示例進(jìn)行詳細(xì)說(shuō)明。對(duì)優(yōu)點(diǎn)和缺點(diǎn)的Verilog和VHDL進(jìn)行了討論。
2023-12-20 標(biāo)簽：NANDasicVHDL語(yǔ)言 4962 0
RTL仿真中X態(tài)行為的傳播—從xprop說(shuō)起
在使用VCS進(jìn)行仿真時(shí)，工程師們常常會(huì)面對(duì)一個(gè)極為重要且充滿挑戰(zhàn)的問(wèn)題——X態(tài)傳播行為。
2023-12-04 標(biāo)簽：仿真器VHDL語(yǔ)言RTL 3699 0
使用VCS仿真Vivado里面的IP核時(shí)，如果Vivado的IP核的仿真文件只有VHDL時(shí)，仿真將變得有些困難，VCS不能直接仿真VHDL
2023-06-06 標(biāo)簽：fpgaLinux系統(tǒng)VHDL語(yǔ)言 2565 0
請(qǐng)問(wèn)如何將C語(yǔ)言算法移植到FPGA上？
確定算法：首先，你需要確保要移植的C語(yǔ)言算法是合適的。FPGA適合并行計(jì)算和高度可定制的應(yīng)用。因此，你需要選擇一個(gè)適合FPGA實(shí)現(xiàn)的算法。
2023-09-12 標(biāo)簽：FPGA設(shè)計(jì)VHDL語(yǔ)言C語(yǔ)言 2388 0
此次需求提供的十分明確，給出了編碼規(guī)則及示例，明確了編解碼端口要求；仿真模塊根據(jù)設(shè)計(jì)進(jìn)行適配。
2023-05-15 標(biāo)簽：VHDL語(yǔ)言編解碼RST 2324 0
EDA技術(shù)徹底改變了數(shù)字系統(tǒng)的設(shè)計(jì)方法和實(shí)現(xiàn)手段，借助于硬件描述語(yǔ)言的國(guó)際標(biāo)準(zhǔn)VHDL 和強(qiáng)大的EDA工具，可減少設(shè)計(jì)風(fēng)險(xiǎn)并縮短周期，隨著VHDL語(yǔ)言使...
2011-04-11 標(biāo)簽：仿真EDAVHDL語(yǔ)言 2244 0
類別：FPGA/ASIC 2012-05-24 標(biāo)簽：VHDL語(yǔ)言FPGA芯片FPGA算法
類別：信號(hào)處理電路 2016-11-08 標(biāo)簽：直流電機(jī)VHDL語(yǔ)言
FPGA用VHDL語(yǔ)言編寫24小時(shí)時(shí)鐘立即下載
類別：FPGA/ASIC 2013-05-19 標(biāo)簽：FPGAVHDL語(yǔ)言
IEEE標(biāo)準(zhǔn)vhdl語(yǔ)言參考手冊(cè)-pdf下載立即下載
類別：VHDL/Verilog/EDA源碼 2018-04-08 標(biāo)簽：ieeevhdl語(yǔ)言
EDA技術(shù)及其應(yīng)用之?dāng)?shù)字跑表pdf下載立即下載
類別：EDA軟件 2018-01-22 標(biāo)簽：vhdl語(yǔ)言eda技術(shù)
基于VHDL的正交編碼脈沖電路解碼計(jì)數(shù)器設(shè)計(jì)立即下載
類別：移動(dòng)通信技術(shù)論文 2010-03-01 標(biāo)簽：計(jì)數(shù)器VHDL語(yǔ)言VHDL
XILINX-ISE-14.5設(shè)計(jì)教程立即下載
類別：FPGA/ASIC 2016-09-27 標(biāo)簽：XilinxVHDL語(yǔ)言ISE設(shè)計(jì)
類別：FPGA/ASIC 2008-05-20 標(biāo)簽：VHDL語(yǔ)言VHDL源代碼
類別：電子教材 2016-11-03 標(biāo)簽：VHDL語(yǔ)言LCD12864
類別：FPGA/ASIC 2008-05-20 標(biāo)簽：VHDL語(yǔ)言VHDL源代碼
--三人表決器(三種不同的描述方式) vhdl -- Three-input Majority Voter -- The entity declarat...
2012-05-18 標(biāo)簽：VHDL語(yǔ)言VHDL源代碼三人表決器 2.2萬(wàn) 0
vhdl語(yǔ)言和c語(yǔ)言區(qū)別大嗎?差異性體現(xiàn)在哪兒
相信對(duì)vhdl語(yǔ)言和c語(yǔ)言區(qū)別也有了一定的了解，并且它們兩者之間的區(qū)別還是挺大的，下面我們?cè)敿?xì)細(xì)數(shù)一下它們的區(qū)別。
2017-11-09 標(biāo)簽：vhdl語(yǔ)言c語(yǔ)言 2.1萬(wàn) 0
PLD設(shè)計(jì)速成（3）-采用VHDL設(shè)計(jì)輸入三人表決器
打開MAX plusII,在開始菜單內(nèi)選擇MAX PLUS II 項(xiàng)，開始運(yùn)行MAX PLUS II(如下圖) 你最好把圖標(biāo)放到桌面上，以后直接雙擊MA...
2012-05-18 標(biāo)簽：VHDL語(yǔ)言PLD芯片三人表決器 1.6萬(wàn) 0
PLD設(shè)計(jì)速成（4）-采用VerilogHDL輸入三人表決器
下面僅把和VHDL不同的詳細(xì)寫下，相同或基本相同的就一帶而過(guò)： (1)打開MAX plusII (2)新建 新建一個(gè)verilog-HDL文件(Text...
2012-05-18 標(biāo)簽：VHDL語(yǔ)言PLD芯片三人表決器 1.5萬(wàn) 0
什么是vhdl語(yǔ)言_簡(jiǎn)述vhdl語(yǔ)言的特點(diǎn)
什么是vhdl語(yǔ)言 VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是...
2020-04-23 標(biāo)簽：VHDL語(yǔ)言 1.2萬(wàn) 0
PLD設(shè)計(jì)速成（2）-采用原理圖設(shè)計(jì)三人表決器
我們根據(jù)三人表決器的直值表，可以通過(guò) 卡諾圖 化簡(jiǎn)可以得到： L2=SW1SW2 SW1SW3 SW2SW3 L1=_L2 那么我們可以在MAX plu...
2012-05-18 標(biāo)簽：VHDL語(yǔ)言PLD芯片三人表決器 9617 0
簡(jiǎn)述BSDL邊界掃描語(yǔ)言，BSDL邊界掃描語(yǔ)言的應(yīng)用
BSDL邊界掃描語(yǔ)言的邊界掃描是一個(gè)完善的測(cè)試技術(shù)。 邊界掃描在自當(dāng)聯(lián)合測(cè)試行動(dòng)組（JTAG）90年代初發(fā)明了一種解決方案來(lái)測(cè)試使用了許多新的印刷電路，...
2017-04-19 標(biāo)簽：vhdl語(yǔ)言vhdlc++ 8986 0
基于VHDL語(yǔ)言的按鍵消抖電路設(shè)計(jì)及仿真
基于VHDL語(yǔ)言的按鍵消抖電路設(shè)計(jì)及仿真 按鍵開關(guān)是電子設(shè)備實(shí)現(xiàn)人機(jī)對(duì)話的重要器件之一。由于大部分按鍵是機(jī)械觸點(diǎn)，在觸點(diǎn)閉合和斷開時(shí)都會(huì)產(chǎn)生抖動(dòng)。為避免
2010-01-04 標(biāo)簽：VHDL語(yǔ)言按鍵消 6330 0
一個(gè)完整的VHDL程序包括實(shí)體(Entity)，結(jié)構(gòu)體(Architecture)，配置(Configuration)，包集合(Package)，庫(kù)(L...
2022-11-09 標(biāo)簽：VHDL語(yǔ)言 5261 0
vhdl語(yǔ)言怎么仿真_vhdl語(yǔ)言的基本結(jié)構(gòu)
在VHDL程序中，實(shí)體（ENTITY）和結(jié)構(gòu)體（ARCHITECTURE）這兩個(gè)基本結(jié)構(gòu)是必須的，他們可以構(gòu)成最簡(jiǎn)單的VHDL程序。通常，最簡(jiǎn)單的VHD...
2020-04-23 標(biāo)簽：VHDL語(yǔ)言 4813 0
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