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什么是DFX技術(shù)?DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎?

FPGA技術(shù)驛站 ? 來(lái)源:FPGA技術(shù)驛站 ? 2023-09-21 09:21 ? 次閱讀
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什么是DFX技術(shù)?

DFX(Dynamic Function eXchange)的前身是PR(部分可重配置,Partial Reconfiguration)。使用DFX這個(gè)名字更能準(zhǔn)確描述其功能,即在線切換設(shè)計(jì)中某個(gè)模塊的功能。我們把這個(gè)模塊對(duì)應(yīng)的FPGA物理區(qū)域稱之為一個(gè)可重配置分區(qū)(RP,ReconfigurablePartition)。同一個(gè)RP下可動(dòng)態(tài)切換的模塊稱之為可重配置模塊(RM,Reconfigurable Module)。一個(gè)RP下可以有一個(gè)或多個(gè)RM。每個(gè)RP要通過(guò)手工布局(畫(huà)Pblock)的方式指定其在FPGA中的具體位置和大?。ㄎ恢眉s束+面積約束)。

DFX對(duì)RM有什么要求?

首先,同一個(gè)RP下的所有RM必須保證端口一致,即輸入/輸出方向一致、位寬一致。即使某個(gè)RM中使用的端口在另一個(gè)RM中未被使用,也要在該RM中進(jìn)行端口聲明。其次,本身DFX設(shè)計(jì)對(duì)設(shè)計(jì)的層次化要求更高,對(duì)RM必須采用OOC綜合方式,因此,要避免在RM中使用Parameter(Verilog)或Generic(VHDL)。最后,RM的頂層必須是RTL代碼(可以是BD的wrapper文件),不能是IP或著網(wǎng)表文件,同時(shí)RM下不能包含EDIF或DCP等網(wǎng)表文件,但可以包含IP(.xci)文件。

需要對(duì)RP進(jìn)行手工布局嗎?

DFX設(shè)計(jì)要求必須對(duì)動(dòng)態(tài)區(qū)也就是RP進(jìn)行手工布局,即通過(guò)Pblock來(lái)約束RP的位置和大小,同時(shí)Pblock的形狀盡可能為規(guī)則的矩形,避免出現(xiàn)奇形怪狀,這會(huì)對(duì)布局布線帶來(lái)較大壓力。對(duì)于靜態(tài)區(qū),則可以不用手工布局。如果對(duì)動(dòng)態(tài)區(qū)沒(méi)有做Pblock約束,那么會(huì)報(bào)如下錯(cuò)誤:

23ed1a34-5812-11ee-939d-92fbcf53809c.png ?

DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎?

相比于傳統(tǒng)設(shè)計(jì),DFX設(shè)計(jì)較為復(fù)雜,無(wú)論是從設(shè)計(jì)本身(RTL代碼的層次化、約束)的角度看還是工具的使用角度看,都是如此。因此,在綜合后,一定要執(zhí)行設(shè)計(jì)規(guī)則檢查,如下圖所示。這樣能盡早發(fā)現(xiàn)設(shè)計(jì)可能存在的問(wèn)題。這里并不需要對(duì)所有規(guī)則都做檢查,只需要檢查DFX相關(guān)的規(guī)則即可。這樣可以節(jié)省時(shí)間。

23fb7c5a-5812-11ee-939d-92fbcf53809c.png

可以對(duì)同一RP下不同的RM添加不同的約束嗎?

假定RP1下有兩個(gè)RM,分別為RM1和RM2,由于RM1和RM2本身功能并不相同,因此可能就存在一些約束層面的差異。例如:在RM1里需要對(duì)某些路徑添加set_max_delay約束,在RM2里則需要對(duì)一些路徑添加set_false_path約束。這就要求對(duì)不同的RM施加不同的約束。對(duì)此,Vivado是支持的,無(wú)論是Project模式還是Non-Project模式。具體操作可閱讀這篇文章。

如何給每個(gè)RM添加約束?

BD可以用作動(dòng)態(tài)區(qū)的頂層嗎?

這個(gè)問(wèn)題的本質(zhì)是RM是否可以用BD創(chuàng)建。答案是肯定的。只是這時(shí)需要將BD設(shè)計(jì)轉(zhuǎn)換為BDC(Block Design Container),勾選下圖中的紅色方框所示內(nèi)容即表明該模塊是一個(gè)RM。

24259422-5812-11ee-939d-92fbcf53809c.png

除了上述幾個(gè)問(wèn)題之外,我們還需要從以下角度來(lái)看待DFX設(shè)計(jì)。

DFX設(shè)計(jì)本質(zhì)上是FPGA內(nèi)嵌入了FPGA,也就是說(shuō)RP可視為一個(gè)內(nèi)嵌的FPGA,那么這個(gè)RP的可用邏輯資源、布線資源和IO也就固定了。正因此,RP的Pblock的大小和形狀對(duì)設(shè)計(jì)性能有較大影響,同時(shí),RM的輸出/輸出端口個(gè)數(shù)應(yīng)盡可能少,過(guò)多的IO個(gè)數(shù)大概率會(huì)導(dǎo)致布線擁塞。因此,同樣的設(shè)計(jì),使用DFX和不使用DFX可能會(huì)有不同的時(shí)序結(jié)果。層次化設(shè)計(jì)在DFX設(shè)計(jì)中也非常重要,將直接影響合動(dòng)態(tài)區(qū)和靜態(tài)區(qū)的分割。






審核編輯:劉清

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原文標(biāo)題:DFX設(shè)計(jì)中的常見(jiàn)問(wèn)題

文章出處:【微信號(hào):Lauren_FPGA,微信公眾號(hào):FPGA技術(shù)驛站】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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