CIC抽取濾波器通帶下降這一問題還可以通過級聯(lián)內(nèi)插二階多項式獲得部分解決。ISOP濾波器的系統(tǒng)函數(shù)為

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　　式中：I為正整數(shù);c為實數(shù)。

　　如果CIC濾波器已經(jīng)確定，則最佳ISOP濾波器可以采用切比雪夫逼近法設計。對所有滿足

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　　的整數(shù)k，解如下方程

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　　可得到使δ最小的一組(k，c)對。

　　本設計中，k=4，c=1 617.19，f=166 kHz時Magnitude=0.999 947，滿足ENOB為14 bit的要求，并為后面的設計留下16 kHz的冗余空間。

　　3.3 FIR半帶濾波器

　　FIR型半帶濾波器是一種特別適合實現(xiàn)D=2倍降采樣的線性相位濾波器，其硬件結構非常簡單，因此在降采樣系統(tǒng)中的最后一級一般都采用半帶濾波器。

　　根據(jù)∑一△ADC的技術指標，可以得到三級半帶濾波器的設計參數(shù)，如表1所示。

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　　通帶設為O~180 kHz，是為了保證0~150 kHz帶寬內(nèi)均能滿足指標要求。通帶紋波取0.000 005(0.000 043 dB)，是為了滿足設計的有效位數(shù)為14 bit，并且考慮到尾數(shù)舍入等非理想因素的存在。

　　根據(jù)表1，調用Matlab 7.O中的工具箱組件filter design，得到三級半帶濾波器的系數(shù)。表2分別列出了三級半帶濾波器的階數(shù)(延時單元)。

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　　3.4 系統(tǒng)仿真與驗證

　　實現(xiàn)∑-△ADC的整體結構如圖3所示，抽取濾波器由Sharpened CIC濾波器、ISOP濾波器和三級半帶濾波器組成。Sharpened CIC實現(xiàn)16倍抽取，三級半帶濾波器實現(xiàn)8倍抽取。

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　　圖4為150 kHz輸入信號(一2.5 dBFS)仿真輸出數(shù)據(jù)的FFT圖。表3、4、5分別為SINAD、SFDR和THD的仿真數(shù)據(jù)。

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　　4 降采樣濾波器的ASIC設計

　　4.1 電路設計

　　本設計用Verilog硬件描述語言描述電路，采用Synopsys的Design Compiler進行綜合。

　　4.1.1 濾波器系數(shù)優(yōu)化

　　本設計采用CSD碼(canonical signed-digit)來表示量化后的系數(shù)。和二進制代碼相比CSD碼采用0、l和一1來表示一個數(shù)，具有非零位的個數(shù)最少、每一個非零位的相鄰位必為零的特點。

　　4.1.2 乘法器設計

　　本設計中乘法器單元的上限定為16×16，本文采用了Synopsys提供的DesignWare庫中的16×16乘法器單元，該單元的設計和綜合都比較成熟，通過Design Compiler綜合后面積和速度的優(yōu)化都比較理想。對于位數(shù)高于16 x 16的乘法器，本文以16×16乘法器單元先進行低位乘法運算，再進行高位乘法運算，最后再將高低位結果移位相加得到最終的乘法結果。

　　4.1.3 各級間輸入輸出位數(shù)的確定

　　本文設計了一個濾波器各級位數(shù)動態(tài)可調的方法，對降采樣濾波器各級輸入、輸出位數(shù)各種可能的情況進行分析，得到最終的各級濾波器的輸入輸出數(shù)據(jù)位數(shù)如表6所示。

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　　4.1.4 時鐘的處理

　　系統(tǒng)用到了多個分頻時鐘，為了方便后面布局布線做時鐘樹，本設計采用計數(shù)器產(chǎn)生使能信號進行分頻。

　　4.1.5 Design Compiler綜合

　　本設計采用SMIC 0.18μm CMOS工藝庫，將編寫的Verilog代碼用Synopsy的Design Compiler綜合，通過加上適當?shù)募s束條件反復優(yōu)化，最終得到綜合結果。綜合結果通過Synopsys VCS仿真驗證。