1、簡介

傳統(tǒng)上，數(shù)字設(shè)計是一件相對不復(fù)雜的事情。設(shè)計人員可以開發(fā)工作頻率高達 30 MHz 的電路，而不必擔(dān)心與傳輸線路效應(yīng)相關(guān)的問題，因為在較低頻率下，信號仍然在數(shù)據(jù)特性范圍內(nèi)，使系統(tǒng)可以正常運行。然而，隨著系統(tǒng)性能的提高，設(shè)計者面臨的挑戰(zhàn)變得更加困難 — 更高的頻率對系統(tǒng)的影響意味著設(shè)計者不僅要考慮數(shù)字特性，還要考慮系統(tǒng)內(nèi)的模擬效應(yīng)。

一些最大的設(shè)計挑戰(zhàn)與 I/O 信號有關(guān)，傳輸線路效應(yīng)可能對發(fā)送的數(shù)據(jù)產(chǎn)生顯著影響。在低速時，頻率響應(yīng)對信號的影響很小，除非傳輸介質(zhì)特別長。然而，隨著速度的提高，高頻效應(yīng)占據(jù)主導(dǎo)地位，即使是最短的線路也會出現(xiàn)振鈴、串擾、反射和地彈反射等問題，嚴重阻礙信號的響應(yīng)，從而破壞信號完整性。在現(xiàn)實中，這些問題可以通過良好的設(shè)計技術(shù)和遵循簡單的布局準則來克服。Altera 提供了有助于克服這些問題的信息。

傳輸線路效應(yīng)

傳輸線路是能夠在發(fā)送器和接收器之間傳輸信號的連接。傳統(tǒng)上，傳輸線路被認為是長距離工作的基于電信的電纜。但隨著數(shù)字信號的高速傳輸，即使是最短的無源印刷電路板 (PCB) 走線也會受到傳輸線路效應(yīng)的影響。

在低頻率下，導(dǎo)線或 PCB 走線可能是沒有電阻、電容或電感的理想電路。但在高頻率下，交流 (AC) 電路特性占主導(dǎo)地位，導(dǎo)致阻抗、電感和電容在導(dǎo)線中普遍存在。如下面的圖 1 所示，可以計算一個電路模型，使用它來確定導(dǎo)線或走線的特性阻抗。這個導(dǎo)線阻抗極其重要，因為傳輸路徑中的任何不匹配都將導(dǎo)致信號質(zhì)量降低。

阻抗不匹配

當源的輸出阻抗 (ZS)、線路的阻抗 (ZO) 和接收器或負載的阻抗 (ZL) 不相等時，將導(dǎo)致阻抗不匹配。這意味著傳輸?shù)男盘栐诮邮掌鲀?nèi)沒有被完全吸收，多余的能量將反射回發(fā)送器。此過程將反復(fù)持續(xù)進行，直到所有能量都被吸收為止。在高數(shù)據(jù)速率下，這會對信號產(chǎn)生危險的影響，導(dǎo)致過沖、下沖、振鈴和階梯波形，所有這些都會在信號中產(chǎn)生錯誤。

當收發(fā)器緩沖區(qū)與傳輸介質(zhì)匹配時，阻抗不匹配問題就解決了。對于 PCB，這可以通過仔細選擇介質(zhì)和使用適當?shù)亩私臃桨竵韺崿F(xiàn)。

可以使用多種不同的終端方法來克服此問題，具體取決于應(yīng)用。這些方法可能包括對 Stratix GX 設(shè)備進行簡單的并行端接（如圖 2 所示），還可能包括使用更復(fù)雜的阻容 (RC) 端接，其中 RC 網(wǎng)絡(luò)提供了一個低通濾波器來去除低頻效應(yīng)，但允許高頻信號通過。

雖然外部元件通常有助于改善狀況，但它們需要 PCB 基板面，還可能需要額外的短樁線，這可能會引入新的問題。

英特爾 FPGA 高速 I/O 解決方案提供了片上可編程端接，以減少對外部元件的需求。Stratix 和 Stratix GX 設(shè)備均提供片上端接技術(shù)。該技術(shù)針對串行和差分 I/O 提供了接收器和發(fā)送器驅(qū)動器阻抗匹配。Stratix GX 設(shè)備上的高速收發(fā)器模塊在高速收發(fā)器電路內(nèi)額外提供了一個可編程端接方案，可支持大多數(shù)高速 I/O 標準。除了端接，還可以使用良好的 PCB 設(shè)計技術(shù)來克服這些問題。

2、信號衰減

高頻信號在傳輸線路上會有損耗，這會干擾接收器解釋信息的能力。表 1 列出了用來傳輸信號的傳輸介質(zhì)導(dǎo)致?lián)p耗的一些原因。

表 1.傳輸線路損耗的原因

串擾

每當沿著一條導(dǎo)線驅(qū)動信號時，該導(dǎo)線周圍都會產(chǎn)生磁場。如果兩根導(dǎo)線相鄰放置，兩個磁場可能會相互作用，導(dǎo)致信號之間的能量交叉耦合，稱為串擾。表 3 說明了主要引起串擾的耦合類型。

表 3.導(dǎo)致串擾的耦合類型

仔細的 PCB 設(shè)計可以顯著降低串擾。以下步驟描述了如何減少微帶或帶線布局中的串擾：

在布線限制允許的范圍內(nèi)，盡可能擴大信號線之間的間距

設(shè)計傳輸線路，使導(dǎo)線盡可能靠近地平面；這將使傳輸線路與地平面緊密耦合，并有助于使其與相鄰信號去耦

盡可能使用差分布線技術(shù)，尤其是對于關(guān)鍵 PCB 走線

將信號線布在不同的層，如果有明顯耦合，則使線路相互正交

盡量減小信號之間的平行運行長度；使用短的平行段進行布線，盡量減少網(wǎng)間的長耦合段

3、同時切換輸出

隨著數(shù)字電路速度的提高，輸出切換時間縮短。由于負載電容會放電，開關(guān)時間越快，輸出中產(chǎn)生的瞬態(tài)電流越大。如果多個輸出同時從邏輯高電平切換到邏輯低電平，電荷將存儲在 I/O 負載電容中，流入器件。這個突然的電流會離開器件，經(jīng)過內(nèi)部電感流到電路板地，導(dǎo)致電壓產(chǎn)生。這導(dǎo)致器件和電路板地之間出現(xiàn)電壓差，在高于地平面的 I/O 上短暫產(chǎn)生一個低電壓信號。這稱為“地彈反射”。反彈效應(yīng)可能導(dǎo)致輸出低電平被電路板上的其他器件視為高電平。

通過遵循 AN 315：高速 FPGA PCB 設(shè)計指南 (PDF) 中介紹的一些基于電路板的設(shè)計規(guī)則，可以減少地彈反射。 Altera 高速解決方案提供了引腳壓擺率控制，使設(shè)計人員可以降低驅(qū)動器的速度，從而減少反彈效應(yīng)。此外，這些器件還包括多個電源和接地引腳，從而使設(shè)計人員可以將高速 I/O 引腳放置在靠近接地引腳的位置，以降低同時切換輸出 (SSO) 的效應(yīng)。 需要一些額外的努力來應(yīng)對高速設(shè)計的挑戰(zhàn)，以確保信號完整性。這可以通過遵循一些簡單的模擬設(shè)計規(guī)則和使用仔細的 PCB 布局技術(shù)來實現(xiàn)。Altera 高速可編程邏輯器件提供了許多有助于支持高速設(shè)計、可編程壓擺率控制和片上端接技術(shù)的功能，讓設(shè)計人員的工作更輕松。

審核編輯：黃飛

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