采用CPLD的多次重觸發(fā)存儲測試系統(tǒng)解決方案

概述：提出一種基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設(shè)計方案，詳細(xì)介紹系統(tǒng)硬件設(shè)計以及CPLD內(nèi)部控制原理，并對CPLD控制電路仿真。該系統(tǒng)體積小、功耗低，能夠?qū)崟r記錄多次重觸發(fā)信號，每次信號記錄均有負(fù)延遲，讀取出數(shù)據(jù)時，無需程序調(diào)整，即可準(zhǔn)確復(fù)現(xiàn)記錄波形，因此重觸發(fā)技術(shù)在存儲測試系統(tǒng)中的應(yīng)用具有重要意義。

1 引言
??? 多次重觸發(fā)技術(shù)應(yīng)用于多種場合，如一個30齒的齒輪，設(shè)齒輪嚙臺系數(shù)為1．2，若測量其中1齒多次嚙合時的應(yīng)力，則1齒的嚙合時間只占齒輪轉(zhuǎn)l圈時間的1．2／30，其余28．8／30的時間為空閑態(tài)，而空閑態(tài)記錄無意義。為此開發(fā)多次重觸發(fā)技術(shù)，以齒應(yīng)力作為內(nèi)觸發(fā)信號，只記錄每次觸發(fā)后的有用信號，并具有負(fù)延遲，而不記錄空閑狀態(tài)．直到占滿記錄裝置存儲空間，這樣可有效利用存儲空間，記錄更多的有用信號。

2 多次重觸發(fā)存儲測試系統(tǒng)總體設(shè)計
2．1 多次重觸發(fā)存儲測試系統(tǒng)工作原理
??? 圖1為多次重觸發(fā)存儲測試系統(tǒng)原理框圖，其工作原理：被測信號經(jīng)傳感器變?yōu)殡娦盘柡?，輸入?a href="http://www.brongaenegriffin.com/analog/" target="_blank">模擬調(diào)理電路，再經(jīng)放大濾波后輸入至A／D轉(zhuǎn)換器，將模擬信號轉(zhuǎn)換為數(shù)字信號，然后經(jīng)過FIFO傳輸給存儲器，計算機(jī)通過通信接口讀取數(shù)據(jù)。其中，該存儲測試系統(tǒng)的A／D轉(zhuǎn)換器的轉(zhuǎn)換和讀時鐘、FIFO及存儲器的讀寫時鐘、推地址時鐘均由CPLD控制產(chǎn)生。

?

2．2 負(fù)延遲的實現(xiàn)
??? 動態(tài)信息存儲要求真實有效地記錄有用信號，根據(jù)被測信號特點，需記錄下觸發(fā)前信號在極短時間內(nèi)的數(shù)據(jù)，這就要使用負(fù)延遲技術(shù)。負(fù)延遲也稱為提前傳輸，即將觸發(fā)信號的觸發(fā)采集時刻提前一段時間作為傳輸數(shù)據(jù)的起始點。該系統(tǒng)設(shè)計采用FIFO存儲器實現(xiàn)負(fù)延負(fù)延遲。觸發(fā)信號未到來時，A／D轉(zhuǎn)換器輸出的數(shù)據(jù)不斷寫入FIFO存儲器中，A／D轉(zhuǎn)換器轉(zhuǎn)換的數(shù)據(jù)不斷刷新FIFO存儲器的內(nèi)容。一旦觸發(fā)信號到來，數(shù)據(jù)則開始從FIFO寫入存儲器。

2．3 主要器件選型
??? 該系統(tǒng)設(shè)計選用AD7492型A／D轉(zhuǎn)換器。該器件為12位高速、低功耗、逐次逼近式A／D轉(zhuǎn)換器。在5 V電壓，速率為1 MS／s時，其平均電流僅1．72 mA，功耗為8．6 mW；在5 V電壓和500 kS／s數(shù)據(jù)傳輸速率下，消耗電流1．24 mA，因此，該器件能夠滿足系統(tǒng)低功耗要求。由于該系統(tǒng)設(shè)計的存儲器總體容量為512 KB，因此選用l片容量為512 KB的N08T163型存儲器。并通過靜態(tài)存儲器時序配合實現(xiàn)自制的FIFO存儲器，功耗約為同類FIFO存儲器的1／10。系統(tǒng)設(shè)計的負(fù)延遲記錄l KB，選用128 KB容量的N02L163WC2A型存儲器。針對存儲測試系統(tǒng)功耗低，體積小，且控制邏輯較復(fù)雜的因素，MAX7000B系列的EPM7128BTCl44-4型CPLD作為控制器。該器件是高性能，低功耗的CMOS型CPLD，2500個可用邏輯門電路，引腳到引腳的傳輸延時為4．0 ns，系統(tǒng)工作頻率高達(dá)243．9 MHz。

3 CPLD控制電路的設(shè)計
??? 基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)主要由A／D轉(zhuǎn)換器、存儲器、FIFO和控制器CPLD等組成，其中CPLD控制電路由時鐘、多次重觸發(fā)、FIFO地址發(fā)生、存儲器地址發(fā)生、存儲器計滿，電源管理和計算機(jī)通信等模塊組成，如圖2所示。

?

3．1 控制電路各模塊功能
??? (1)電源管理模塊 該模塊主要控制系統(tǒng)功耗。當(dāng)系統(tǒng)處于休眠狀態(tài)時，只有Vcc對CPLD供電；當(dāng)系統(tǒng)進(jìn)入正常工作狀態(tài)時，Vcc，VDD和VEE同時供電，晶振工作，當(dāng)采樣結(jié)束，系統(tǒng)關(guān)閉VEE，模擬部分進(jìn)入休眠狀態(tài)，晶振停止工作。該模塊能夠滿足系統(tǒng)低功耗要求。
??? (2)時鐘模塊 晶振提供的4 MHz信號經(jīng)4個二分頻器，分別得到2 MHz、1 MHz、500 kHz和250 kHz的時鐘信號，由這些信號組合得到A／D轉(zhuǎn)換器的采樣信號convst、FIFO的寫信號、A／D轉(zhuǎn)換器的讀信號ffwr_adread以及FIFO的推地址信號ff_dz，均為250 kHz。
??? (3)多次重觸發(fā)模塊 當(dāng)外界多次重觸發(fā)信號m_tri到來后。經(jīng)D觸發(fā)器產(chǎn)生的open信號變?yōu)楦唠娖?，計?shù)器開始計數(shù)時鐘信號ff_dz，每計8 KB后停止計數(shù)，并產(chǎn)生清零信號clr對open信號清零，等待下次觸發(fā)信號。由時鐘信號ff_dz和open信號控制產(chǎn)生的時鐘信號clkl作為寫存儲器時的推地址信號和寫信號，open信號取反后接至存儲器使能端。
??? (4)FIFO地址發(fā)生模塊CPLD對FIFO的地址控制由時鐘模塊ff_dz信號產(chǎn)生，在時鐘信號ff_dz的下降沿開始推FIFO地址。
??? (5)存儲器地址發(fā)生模塊 多次重觸發(fā)模塊產(chǎn)生clkl信號作為存儲器的推地址信號m_dz推地址，將轉(zhuǎn)換數(shù)據(jù)寫入存儲器，寫滿8 KB后停止寫操作，等待下次觸發(fā)信號。存儲器存滿512。KB后停止推地址和寫操作，等待計算機(jī)讀數(shù)。讀數(shù)時，計算機(jī)每向CPLD發(fā)送1個讀數(shù)脈沖，地址信號向前推進(jìn)1位，CPLD就從存儲器中對應(yīng)的地址單元讀取1個數(shù)據(jù)。
??? (6)存儲器計滿模塊 當(dāng)多次重觸發(fā)信號m_tri到來后，open信號變?yōu)楦唠娖?，計滿8 KB后變?yōu)榈碗娖?，等待下次觸發(fā)信號。因此用計數(shù)器計數(shù)open信號下降沿，計滿64個后存儲器滿信號tc變?yōu)楦唠娖健?/P>

3．2 CPLD總體控制電路仿真及分析
??? 圖3為CPLD總體控制電路仿真圖。圖3中觸發(fā)信號m_tri產(chǎn)生3次，由nopen信號看出存儲器選通3次，由存儲器地址信號m_addr的變化可看出存儲器記錄每個觸發(fā)信號8 KB，并不斷更新FIFO的數(shù)據(jù)。第1個觸發(fā)信號m_tri到來后，nopen信號變?yōu)榈碗娖郊催x通存儲器。這時產(chǎn)生存儲器的推地址信號和寫信號m_dz信號，并且在下降沿時將推地址給存儲器，存儲器在低電平期間進(jìn)行寫操作。觸發(fā)信號m_tri到來后計滿8 KB，nopen信號產(chǎn)生高電平不選通存儲器，且存儲器的推地址信號和寫信號m_dz變?yōu)楦唠娖健?

?

4 實驗驗證
??? 通過實驗驗證該測試系統(tǒng)功能。實驗中給測試系統(tǒng)加載8次觸發(fā)信號，連續(xù)采集8次。由于該系統(tǒng)設(shè)計最多可以采樣64次，如果重觸發(fā)信號次數(shù)未達(dá)到64次，需手動給測試儀一個強(qiáng)制讀數(shù)信號使得儀器采樣結(jié)束。多次重觸發(fā)信號8次有效后，手動強(qiáng)制讀數(shù)信號使得儀器結(jié)束采樣，通過上位機(jī)軟件判斷采集到的波形幅值和手動調(diào)節(jié)的幅值是否對應(yīng)。若對應(yīng)，表明系統(tǒng)采樣正常。
??? 實驗步驟：測試儀接通電源，此時測試儀采樣狀態(tài)指示燈的紅燈亮，和計算機(jī)接上編程讀數(shù)線，打開編程界面，設(shè)置多次重觸發(fā)的采樣頻率，其他選項均采用默認(rèn)設(shè)置，編程完成后，拔掉編程讀數(shù)線，測試儀上電(ON=0)，紅燈開始閃爍，將電荷校準(zhǔn)儀的輸出接到測試儀面板上的通道端，設(shè)置電荷校準(zhǔn)儀的輸出波形為正弦波，電荷量為2 000 PC，輸出信號，給系統(tǒng)一個觸發(fā)信號(M_TRI=1)，紅燈閃爍一段時間后停止閃爍，表明系統(tǒng)第一次采樣完成，這時調(diào)節(jié)電荷校準(zhǔn)儀的輸出電荷量為4 000 PC。再給系統(tǒng)一個觸發(fā)信號，重復(fù)前面過程，每次采樣完成后改變電荷量，直到綠燈亮，和計算機(jī)連上編程讀數(shù)線，通過上位機(jī)軟件讀取數(shù)據(jù)，待數(shù)據(jù)讀取完畢，測試儀掉電(OFF=0)，斷開測試儀電源。圖4為多次重觸發(fā)波形。對圖4中的數(shù)據(jù)進(jìn)行轉(zhuǎn)換和處理得到實測的電荷量值如表1所示，從表1看出，采集到的波形幅值與調(diào)節(jié)的順序一致，系統(tǒng)設(shè)計符合要求。

?

5 結(jié)論
??? 本文設(shè)計的基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)性能較穩(wěn)定，測量精度較高，能在高沖擊等惡劣環(huán)境下正常工作，并且滿足系統(tǒng)的低功耗、微型化要求，實現(xiàn)不失真采樣存儲信號。此系統(tǒng)能夠?qū)崟r記錄多次重觸發(fā)信號，每次信號的記錄均有負(fù)延遲，讀取數(shù)據(jù)時，無需程序調(diào)整，即可準(zhǔn)確復(fù)現(xiàn)記錄波形，因此存儲測試技術(shù)在多個瞬態(tài)信號的測量中具有廣闊前景。