用戶對于更高性能和更低功耗的需求一直是推動CMOS技術進步的塬動力。由于設備變得越來越小，推動業(yè)界持續(xù)開發(fā)更先進的新材料、提高封裝密度，并為整合設計變化的設備增添更多新功能。因此，在追求完美CMOS開關的過程中面對製程上的諸多挑戰(zhàn)──這是在進一步剖析英特爾22奈米製程后的心得。

製程微縮牽涉到縮小MOSFET的每一個方面，值得注意的就是閘控開關；當閘極開啟時允許電流在通道中流通，而關斷時則中斷所有電流流動。

MOSFET開關一直是微電子技術的發(fā)展基礎。然而，當製程持續(xù)微縮超過30奈米節(jié)點后，已經(jīng)變得越來越難以維持通道閘控了。這種現(xiàn)象即所謂的短通道效應（SCE），它可能會對元件的微型化帶來負面影響，如閾值電壓取決于通道的長度。多年來，IC製造商採用叁種主要的方法來減輕SCE：源極/汲極、通道以及閘極堆疊技術。

而針對更先進的技術節(jié)點，就必須結(jié)合使用這叁種方法。英特爾最先採用22nm製程開發(fā)的處理器，目前已經(jīng)開始量產(chǎn)。UBM TechInsights日前針對這款22nm處理器的結(jié)構及其電氣特性進行分析。

英特爾CORE i5-3550是一款四核心的處理器，代號為‘Ivy Bridge’，採用英特爾22奈米製程技術搭配叁閘極（Tri-Gate）電晶體製造。傳統(tǒng)的2D平面MOS電晶體已被可在硅基板上垂直升起的3D硅鰭薄片所取代。這種薄形的高k電介質(zhì)隔離了硅鰭薄片以及硅鰭叁側(cè)上的金屬閘極──頂部與每側(cè)邊各建置一閘極──而不像2D平面電晶體只在頂端建置一個閘極。因此，位于晶鰭叁側(cè)上的每個閘極均可控制由源極流至汲極的電流。

圖一：英特爾22奈米叁閘極元件SEM影像圖。

叁閘極結(jié)構：製程技術的飛躍進展

英特爾的叁閘極製程使用其第五代應變硅技術；在PMOS通道（引起壓縮應變）使用浮層源-汲極與嵌入式硅鍺（Si-Ge），并為NMOS通道（產(chǎn)生張力應變）使用嵌入式碳化硅（SiC）。同樣地，叁閘極電晶體基于英特爾的第叁代高k/金屬閘極，即目前建置的FinFET結(jié)構。

雖然從32到22奈米節(jié)點的唯一重要改變在于導入了叁閘極FinFET，但這并不是緩慢累積的變化，相反地，它象徵著製程技術的一個跳躍性進展。這種進展不只是平面電晶體50年歷史的重大變化，同時也是前進至完全耗盡型通道領域的一大步。

叁閘極電晶體具有幾項優(yōu)勢。例如，有效的閘極寬度與鰭高度成正比，而且可在完全不增加元件面積的情況下增加閘極寬度。此外，由于閘極環(huán)繞硅鰭外圍，更能有效控制通道，從而實現(xiàn)更高驅(qū)動電流以及低次閾值漏電流。另一項優(yōu)點是這種叁閘極架構提供了一種不同的結(jié)晶平面。當以平行或垂直方向施加應力于叁閘極電晶體時，也會影響到載子遷移率。更高的遷移率可為PMOS電晶體帶來好處。

叁閘極結(jié)構也為製程整合帶來挑戰(zhàn)。SiGe和Si:C外延層必須在窄硅鰭凹處生長，而非在硅基底上生長。硅鰭間距決定了電晶體區(qū)域，也限制源極與汲極植入的傾斜角度。由于還必須進行雙重圖案等步驟，所有的硅鰭間距也必須保持一致；如果要求較大的閘極寬度，那么就必須同樣套用在多層硅鰭上。這意味著閘極寬度取決于硅鰭的整數(shù)單位。

在其6電晶體SRAM單元，英特爾決定使‘下拉’（PD）電晶體寬度大于‘存取’（AC）電晶體寬度。因此，為PD電晶體採用兩片硅鰭，而為AC電晶體使用單片硅鰭。圖中顯示6T-SRAM的拓墣影像，其中N1/N2是NMOS_PD；N3/N4是NMOS_AC；而P1/P2是PMOS‘上拉’（PU）電晶體。每個N1和N2都有兩片硅鰭，其它的都只有一片硅鰭。

圖二：已移除金屬閘極的6T SRAM陣列SEM影像圖。