摘要：在流片之前，需要對芯片的布局，走線，驅(qū)動/負(fù)載，IO 以及設(shè)計(jì)規(guī)則進(jìn)行檢查?；诙嗄甑牧髌?jīng)驗(yàn)，對其每一部分需要檢查的內(nèi)容歸納如下。

1. 布局檢查?

1) 版圖布局前考慮好引出 pin 的方向和位置，盡量讓時(shí)鐘 pin 遠(yuǎn)離模擬信號 pin；

2) 將不同電位的 n 阱分開，混合信號電路尤其注意這點(diǎn)；

3) 添加 dummy 電阻以提高電阻的匹配度，dummy 電阻的兩端要接地；?

4) 對于差分對等匹配要求較高的電路需要注意版圖的對稱性，利用叉指、dummy 等結(jié)構(gòu)提高版圖對稱性；?

5) 版圖中每個(gè)模塊中 MOS 管的柵的走向盡量一致，不應(yīng)有橫有豎；?

6) 數(shù)字標(biāo)準(zhǔn)單元中有 Tap Cell 的，檢查是否需要連接電源或地；?

7) 數(shù)字標(biāo)準(zhǔn)單元中有 Tie High、Tie Low Cell 的，檢查是否漏接到電源或地；?

8) 在數(shù)字、模擬 IO 環(huán)上添加相對應(yīng)的 Pad Filler，在數(shù)字core 中添加 Core Filler，然后導(dǎo)出 gds 文件；?

9) 雙叉指結(jié)構(gòu)的 ESD 防護(hù)器件的 source 放兩邊，drain 放中間，這樣有利于 ESD 電流的均勻?qū)ǎ?

10) 對于多目標(biāo)流片，die 的排列上要預(yù)留至少 80μm（具體要咨詢封裝廠）的劃片槽間距。盡量在橫豎兩個(gè)方向上劃片能一刀到底（即盡量不要交錯排布芯片）；?

11) 針對 MPW 流片，設(shè)定芯片面積時(shí)應(yīng)將總面積控制在略小于規(guī)定尺寸，單個(gè)芯片的形狀最好是長方形，便于 MPW 版圖的拼接。

2. 走線檢查?

1) 金屬連線不宜過長，如果不得已需要長連線可以在中間添加 buffer 提高驅(qū)動能力；

2) 長連線的線寬不宜太窄；

3) 管子的溝道上盡量不要走金屬連線；

4) 繪制版圖時(shí)連線接頭處一定要畫到重疊，以避免肉眼難辨的開路發(fā)生；

5) 數(shù)字電路的走線不要經(jīng)過模擬電路的器件，否則容易引入強(qiáng)干擾，影響模擬電路正常工作。反之模擬電路走線也不要經(jīng)過數(shù)字電路；

6) 數(shù)?；旌闲盘栯娐分心M電路的外圍最好加入 Guard Ring，必要時(shí)需要用單獨(dú)的管腳為隔離環(huán)接地或接電源電壓；

7) 對高壓電路而言，為避免尖端放電,拐角處用 135 度角,不要走90 度角甚至銳角；

8) 芯片內(nèi)部的電源線、地線和 ESD 上的電源線、地線分開接；數(shù)模信號的電源線要分開、地線也要分開；

9) 重要的高頻信號線，必須要考慮隔離。一般用同層次的金屬地線，在兩側(cè)進(jìn)行地線隔離。高頻的時(shí)鐘線，也要用地線進(jìn)行隔離，防止其干擾到其它信號。時(shí)鐘線最好與電源、地線平行走線，盡量減少交叉，防止通過交叉形成的寄生電容耦合到電源、地上。高頻線路的性能實(shí)現(xiàn)，很大程度上取決于版圖的設(shè)計(jì)。

3. 驅(qū)動/負(fù)載檢查

1) 要對金屬線的電流負(fù)載能力進(jìn)行檢查；

2) 在面積允許的情況下，via 和 contact 打得越多越好,尤其是 input/output 部分；

3) 檢查模擬輸出管腳的驅(qū)動能力是否足夠?？砂?pad 的等效電容作為負(fù)載，觀察驅(qū)動能力是否足夠；

4) 與 IO 直接相連的輸出管要保證 Drain 的 contact 到 Poly 有足夠的距離，大于等于 1.5um（不同工藝下這個(gè)值會有不同）為宜，或者加上SAB 層，這樣有利于電流的均勻性，可以保證足夠的ESD 可靠性；

5) 在電流較大（100mA）時(shí)，與 IO 直接相連的輸入、輸出管的PMOS 和NMOS 版圖之間的距離至少為 30um，以防止閂鎖。

4. IO 檢查?

1) 不要將輸入弱信號和強(qiáng)信號的模擬 IO 放置在一起，這樣弱信號會受到強(qiáng)信號的干擾；

2) 數(shù)?；旌想娐芬褦?shù)字 IO power ring 和模擬 IO power ring 分 開供電；

3) 檢查 IO 上的 IO power ring 是否正確接到電源和地上；

4) 對于直接連接到 I/O 的 CMOS 對管，不論作為輸入還是輸出，NMOS 和 PMOS 之間的間距（有源區(qū)）都要顯著增大。比如對于連接 CORE 內(nèi)工作電壓電平的 I/O，該間距要大于 2 um（40 nm 工藝）；對于連接到高于 CORE 內(nèi)工作電壓電平的 I/O，該間距要更大（比如大于 3.2 um）；

5) 從自動布局布線軟件（如 Astro 或者 ICC）導(dǎo)出的帶 IO 的 GDS 文件，在導(dǎo)入 Virtuso 做 DRC 前，要將版圖中的 IO 替換為 Foundry 提供的完整的 IO gds文件導(dǎo)出來的 IO 庫單元中的 IO（包括 Pad Filler），防止出現(xiàn)額外的層次，如 HTNWL；

6) 注意芯片封裝一般是逆時(shí)鐘排布，芯片IO 的排列順序要跟封裝管腳一致；

7) 芯片 IO PAD 的布局不要上、下、左、右對稱，以便在封裝的時(shí)候利于機(jī)器識別（機(jī)器只識別 PAD布圖，不識別 CORE里面的信息），以免造成因識別不出而帶來的封裝錯誤。

5. 設(shè)計(jì)規(guī)則檢查?

1) 電容的長寬不宜相差過大，以保證上下極板的電場均勻分布；

2) 版圖中的空位盡量添加接地孔，避免閂鎖效應(yīng)；

3) 對于連接到柵上的面積很大的金屬要注意天線效應(yīng)，必要時(shí)進(jìn)行跳線，最終流片前需要做天線效應(yīng)檢查；

4) 數(shù)字電路的功能仿真、布局布線后的仿真、時(shí)序仿真都要帶 IO 進(jìn)行并獲得通過；

5) 在SMIC流片時(shí)，工藝文件不能用PDK中自帶的，必須到Technology file 目錄下下載最新的；

6) 版圖繪制前，要到 Foundry（如 SMIC）網(wǎng)站查看有沒有最新的 DRC， LVS 檢查文件，如果有，應(yīng)立即采用新的 DRC，LVS 文件（65nm 后要做 DFM 檢查）；

7) 數(shù)模整合后，要將導(dǎo)出的 gds 文件再導(dǎo)回 Virtuso，檢查各個(gè)版圖層次防止層次丟失，并做 DRC、LVS 檢查；

8) 數(shù)字標(biāo)準(zhǔn)單元或者其它第三方 IP 如果出現(xiàn) DRC 違反，應(yīng)及時(shí)與 IP提供方聯(lián)系溝通，確保 IP 庫功能正確，并能通過最新的 DRC 檢查；

9) 每塊芯片均要做 LOGO。建議 LOGO 組成：芯片名稱_流片日期。如 ADC_080618；

在完成了以上檢查之后，要對設(shè)計(jì)數(shù)據(jù)進(jìn)行備份，避免數(shù)據(jù)丟失造成損失。下面以 SMIC 0.18um MPW（Multi Project Wafer）工藝 的流片為例，對流片填寫表格的注意事項(xiàng)進(jìn)行說明。

例：SMIC 0.18 MPW 流片須知?

1) PTO（Pre-tape Out）和 FSR（Foundry Service Request）必須在 smic now 網(wǎng)站給出的流片時(shí)間（dead line 1）之前提交，其他文 件可以延后一周時(shí)間（dead line 2）提交。PTO 一旦提交后即鎖定， 無法自行修改。如需修改，可以聯(lián)系 CE；

2) Gate-OX Layers: Dual Gate 表示有兩種厚度的柵 1.8/3.3V；

3) 數(shù)字 IO 中會用到 dif 電阻，需添加到 FSR 表格中；

4) Polymide 是指在芯片的最頂層做 polymide，起輻射保護(hù)作用，普通芯片不需要；

5) Seal Ring 位于每塊芯片最外面（IO 之外），介于芯片與劃片槽之間起保護(hù)作用。如果選擇讓 SMIC 來加 Seal Ring，只能在每個(gè) MPW 芯片的最外面加，不能在 MPW 芯片內(nèi)的每個(gè) IP 之間加；

6) Wafer Type：外延型 wafer 和非外延型 wafer。外延型主要用于大功率芯片，我們普通芯片選擇 Prime Wafer；

7) Back Grinding Thickness 背面研磨厚度，主要依據(jù)封裝廠對裸片厚度的要求來選擇；

8) Smic 在 wafer 上直接完成切割，所以每一刀都會切到底；

9) FSR 提交之后，Sales 會發(fā)送 quotation（報(bào)價(jià)單），需按照 quotation 填好PO（訂單），在Dead line 2 之前簽字蓋章發(fā)回給Sales， 注意 PO 中 Order items 一欄，要填寫 MPW，并包含面積，所需的 die 數(shù)量等信息；

10) LDDI(Layout Design Database Information)表格根據(jù) FSR 生成。

錯誤主要分兩種?

（1）在 LDDI 中有的層次，在 GDS 中沒有找到；

（2）在 GDS 中有的層次，在 LDDI 中沒有找到。

第（1）種錯誤：確定版圖中是否需要該層，如確實(shí)不需要，可以將 layer number 改為 N/A

第（2）種錯誤：首先檢查 FSR 表格是否有誤。確定 FSR 無誤后，可以在 LDDI 中添加這些層次。層次名稱及編號可以在.tf 或.map 文件中查找。

以上經(jīng)驗(yàn)總結(jié)，供中國芯從業(yè)者參考。

作者韓雁：浙江大學(xué)微納電子學(xué)院教授，工學(xué)博士、博導(dǎo)。歷任教研室主任、研究所副所長，信電系副主任、杭州國家高新技術(shù)產(chǎn)業(yè)開發(fā)區(qū)管委會副主任兼濱江區(qū)副區(qū)長（掛職）。中國半導(dǎo)體行業(yè)協(xié)會IC分會理事、中國電源學(xué)會理事、浙江省電源學(xué)會常務(wù)理事、浙江省電子學(xué)會理事。從事微電子學(xué)科及集成電路設(shè)計(jì)、功率器件設(shè)計(jì)方向的教學(xué)科研工作，承擔(dān)過國家863 IC設(shè)計(jì)重大專項(xiàng)、國家科技重大專項(xiàng)(核高基)、國家自然科學(xué)基金面上項(xiàng)目、教育部博士點(diǎn)基金、工信部電子信息產(chǎn)業(yè)發(fā)展基金項(xiàng)目、浙江省重大科技專項(xiàng)、浙江省自然科學(xué)基金、海外合作項(xiàng)目、重大橫向課題、企業(yè)委托項(xiàng)目在內(nèi)的60余項(xiàng)科研項(xiàng)目。出版論著八部，譯著兩部。發(fā)表論文145篇（包括國際微電子學(xué)領(lǐng)域頂級期刊JSSC），獲授權(quán)發(fā)明專利135項(xiàng)（含美日專利3項(xiàng)）。

編輯：黃飛

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