Cadence員工Mohamed Naeim 博士曾在CadenceLIVE 歐洲用戶大會(huì)上做過一場(chǎng)題為《2D/3D 熱分析和三裸片堆疊設(shè)計(jì)實(shí)現(xiàn)》的演講，本文將詳細(xì)講述該演講內(nèi)容。

實(shí)驗(yàn)：兩個(gè)裸片是否優(yōu)于一個(gè)裸片？

由于線長(zhǎng)縮短，3D-IC 會(huì)減少功耗，帶來(lái)性能提升。在此，3D-IC 指的是將一個(gè)裸片（或兩個(gè)）擺放在另一個(gè)裸片之上，而不是指基于中介層的設(shè)計(jì)。在這種情況下，由于兩個(gè)裸片之間的熱量不易散出，將兩個(gè)裸片堆疊在一起會(huì)導(dǎo)致溫度升高。3D 熱分析建立在對(duì)每個(gè)裸片進(jìn)行熱分析的基礎(chǔ)之上，因此必須要先進(jìn)行有效的 2D 熱分析。

上圖是實(shí)驗(yàn)設(shè)置。使用 Cadence Voltus IC Power Integrity Solution 生成用于熱仿真的功耗圖，然后再用 Celsius Thermal Solver 生成熱功耗圖。這樣就能對(duì)功耗、壓降和電子遷移進(jìn)行兼顧熱影響的分析。

使用的實(shí)驗(yàn)設(shè)計(jì)是一個(gè)多核心集群，有 256 個(gè) 32 位 RISC-V 內(nèi)核，無(wú) L2 高速緩存，和一個(gè) MemPool 組。該集群有 200 萬(wàn)標(biāo)準(zhǔn)單元和 384 個(gè)內(nèi)存宏。由于線長(zhǎng)較短，簡(jiǎn)單地將設(shè)計(jì)隨意一分為二，的確可以實(shí)現(xiàn) 3D-IC 設(shè)計(jì)的性能提高，但正如預(yù)期的那樣，與 2D 基線（將整個(gè)芯片設(shè)計(jì)成一個(gè)裸片）相比，溫度有所升高。

可以采用三種方法來(lái)改善這種情況：

改進(jìn)封裝和冷卻技術(shù)

不要按 1:1 的比例拆分設(shè)計(jì)，而是將存儲(chǔ)單元放置在邏輯單元上 (Memory-on-Logic ，MoL)

或者反過來(lái)，將邏輯單元放置在存儲(chǔ)單元上 (Logic-on-Memory，LoM)

上圖左側(cè)顯示的是基線（全部位于一個(gè)裸片上），右側(cè)顯示的是相應(yīng)的 3D 設(shè)計(jì)，整個(gè)設(shè)計(jì)對(duì)半拆分成頂部和底部裸片。

上圖是 3D 版本中各層的堆疊方式。底部裸片的基板厚度為 300 納米，總厚度為 6.2 微米。底層裸片有一個(gè)背面電源分配網(wǎng)絡(luò) （Backside Power Delivery Network ,BSPDN)。頂部裸片沒有背面金屬，硅基板厚度為 500 微米，BEOL 厚度為 1.4 微米，總厚度為 501.4 微米。這是一個(gè)普通的正面電源分配網(wǎng)絡(luò)。

這不僅僅是兩個(gè)裸片那么簡(jiǎn)單。底部有 PCB，還帶焊球，頂部有散熱器和散熱片，中間還有鍵合層。

實(shí)驗(yàn)結(jié)果

以 1.5GHz 的工作頻率進(jìn)行功耗密度評(píng)估，在活動(dòng)性為 10% 時(shí)進(jìn)行靜態(tài)功耗分析。邏輯裸片的功耗密度因更小的 footprint 和緩沖器的插入而有所增加。邏輯裸片的功耗密度比 2D 基線設(shè)計(jì)高 2.15 倍。

將 2D-Mix、MoL 和 LoM 進(jìn)行比較，不難看出：由于采用了 BSPDN，底層裸片基底為 300 納米。對(duì)于采用 MoL 和 LoM 的 3D-IC，其最高溫度分別提高了 29.9°C 和 27.2°C（見上圖）。

三裸片堆疊

之所以采用堆疊三個(gè)而非兩個(gè)裸片的設(shè)計(jì)，是因?yàn)橄到y(tǒng)級(jí)芯片（SoC)）以存儲(chǔ)器為主導(dǎo)。例如，一個(gè)擁有 L1 高速緩存、64 個(gè)內(nèi)核、4 個(gè) DMA 通道和 128 位寬 L2 高速緩存的多核 SoC，存儲(chǔ)器就占了 68% 的硅面積。

將三個(gè)裸片堆疊在一起，可以讓更多存儲(chǔ)器宏位于上層裸片上，從而改善 PPA。

上圖展示了如何使用 Cadence Integrity 3D-IC 工具實(shí)現(xiàn)三裸片堆疊設(shè)計(jì)。

如上圖所示，它屬于存儲(chǔ)器-存儲(chǔ)器-邏輯堆疊，上面兩個(gè)裸片上只有存儲(chǔ)器。這項(xiàng)工作仍在進(jìn)行中，因此 Mohamed 尚未報(bào)告功耗和散熱結(jié)果。

結(jié)論

與 2D 基線相比，3D 設(shè)計(jì)的溫度更高

LoM 的最高溫度比 MoL 的最高溫度低 2.7℃

在 3D-IC 設(shè)計(jì)中考慮熱效應(yīng)非常重要：

兼顧熱影響的壓降（增加 4.7%）

兼顧熱影響的電源網(wǎng)絡(luò)阻抗（增加 2.8%）

多裸片（兩個(gè)以上）堆疊有望解決“內(nèi)存墻”(Memory Wall) 瓶頸

下一步是為大型 SoC 實(shí)現(xiàn)三裸片堆疊，并進(jìn)行全面的熱分析。

這些多裸片堆疊的最終結(jié)果是將 PPAC 變?yōu)?PPACT（功耗、性能、面積、成本、溫度）。

多裸片堆疊為設(shè)計(jì)人員提高良率、PPA、拓展功能提供了一種未來(lái)方向。從 PPAC 到 PPACT，Cadence Celsius Thermal Solver 與用于 IC 封裝/PCB 的 Sigrity 技術(shù)相集成，能夠?qū)崿F(xiàn)精確的電熱協(xié)同仿真和熱分析，助力團(tuán)隊(duì)?wèi)?yīng)對(duì)熱升溫挑戰(zhàn)。