阻礙傳統(tǒng)的poly/SiON柵極面積做小的原因，是下方的氧化物絕緣層（主要材料是二氧化硅，不過有些新的高級(jí)制程已經(jīng)可以使用如氮氧化硅silicon oxynitride， SiON做為氧化層之用）的厚度是不能無限縮小的。柵極氧化層隨著晶體管尺寸變小而越來越薄，目前主流的半導(dǎo)體制程中，甚至已經(jīng)做出厚度僅有1.2納米的柵極氧化層，大約等于5個(gè)原子疊在一起的厚度而已。在這種尺度下，所有的物理現(xiàn)象都在量子力學(xué)所規(guī)范的世界內(nèi)，例如電子的穿隧效應(yīng)。因?yàn)榇┧硇?yīng)，有些電子有機(jī)會(huì)越過氧化層所形成的位能障壁（potential barrier）而產(chǎn)生漏電流，這也是今日集成電路芯片功耗的來源之一。為了解決這個(gè)問題，有一些介電常數(shù)比二氧化硅更高的物質(zhì)被用在柵極氧化層中。

　　high- k工藝就是使用高介電常數(shù)的物質(zhì)替代SiO2作為柵介電層。intel采用的HfO2介電常數(shù)為25，相比SiO2的4高了6倍左右，所以同樣電壓同樣電場(chǎng)強(qiáng)度，介電層厚度可以大6倍，這樣就大大減小了柵泄漏。后來，intel在 45nm 啟用了 high-k ，其他企業(yè)則已在或?qū)⒃?32nm/28nm 階段啟用 high-k 技術(shù)。high-k技術(shù)不僅能夠大幅減小柵極的漏電量，還能有效降低柵極電容。這樣晶體管的關(guān)鍵尺寸便能得到進(jìn)一步的縮小，而管子的驅(qū)動(dòng)能力也能得到有效的改善。

　　簡(jiǎn)而言之，與poly/SiOn相比，使用HKMG柵極，晶體管能做的更小，漏電也更少。目前同制程下，HKMG比poly/SiON耗能低30-35%，所以理論上，32nm的HKMG耗能差不多等同于22.5-24nm的poly/SiON。

　　前柵極/后柵極

　　前面我們論證了HKMG相對(duì)于poly/SiON的優(yōu)勢(shì)，但很少人知道，即使同樣是HKMG柵極，如果采用不同的制造工藝——前柵極（gate-first）/后柵極（gate-last），芯片表現(xiàn)是不一樣的。

　　煮機(jī)上一篇文章已經(jīng)說過，前柵極工藝制作HKMG，用來制作high-k絕緣層和制作金屬柵極的材料必須經(jīng)受漏源極退火工步的高溫，會(huì)導(dǎo)致晶體管Vt門限電壓上升，這樣會(huì)影響管子的性能。具體表現(xiàn)，就是當(dāng)處理器運(yùn)算的頻率高的時(shí)候，功耗就會(huì)很大。

　　所以，在高性能/低功耗方面，使用后柵極工藝HKMG柵極的芯片較好。

　　好了，我們花了很長(zhǎng)的篇幅給大家講解了HKMG柵極相對(duì)于poly/SiON柵極的優(yōu)勢(shì)，以及后柵極工藝HKMG為什么比前柵極工藝HKMG更好，下面將是重頭戲了。