隨機(jī)存儲(chǔ)器RAM是指存儲(chǔ)單元的內(nèi)容可按需隨意取出或存入。

這種存儲(chǔ)器在斷電的時(shí)候?qū)G失其存儲(chǔ)內(nèi)容，它和ROM的區(qū)別在于這種存儲(chǔ)器不但可以隨時(shí)讀取已存放在其中的各個(gè)存儲(chǔ)單元的數(shù)據(jù)，而且還能隨時(shí)直接寫(xiě)入新的信息(不需要先擦除再寫(xiě))。

常用來(lái)存儲(chǔ)運(yùn)算產(chǎn)生的中間數(shù)據(jù)，外面采集到的數(shù)據(jù)，臨時(shí)存放的數(shù)據(jù)等。

隨機(jī)存取存儲(chǔ)器的內(nèi)部構(gòu)造一般分為地址譯碼，存儲(chǔ)矩陣，三態(tài)輸出緩沖器和讀/寫(xiě)控制邏輯電路等4個(gè)部分。

從結(jié)構(gòu)上看，RAM和ROM差不多，但是RAM的數(shù)據(jù)線因?yàn)橛屑瓤梢宰x出又可以寫(xiě)入的要求，所以輸出緩沖器是雙向的。

RAM的工作過(guò)程是：首先得到地址信號(hào)和片選信號(hào)，片選信號(hào)有效則該芯片被選中，地址信號(hào)決定是對(duì)存儲(chǔ)器的哪個(gè)單元進(jìn)行操作;然后得到讀/寫(xiě)控制信號(hào)，根據(jù)讀/寫(xiě)信號(hào)的電平來(lái)確定是進(jìn)行讀操作還是寫(xiě)操作。

若是讀操作，芯片就將地址總線對(duì)應(yīng)的存儲(chǔ)單元的數(shù)據(jù)送到輸出緩存器，在得到輸出緩沖控制信號(hào)有效時(shí)，再將該數(shù)據(jù)放到數(shù)據(jù)總線上。

若是寫(xiě)操作，芯片在寫(xiě)信號(hào)有效時(shí)就將數(shù)據(jù)總線上的數(shù)據(jù)寫(xiě)入芯片存儲(chǔ)體的一個(gè)單元，到底寫(xiě)入哪個(gè)單元，由地址信號(hào)決定。

若片選信號(hào)無(wú)效，則該芯片不進(jìn)行任何操作，輸出緩沖器的輸出線呈高阻狀態(tài)，可實(shí)現(xiàn)該芯片輸出緩沖器與外部數(shù)據(jù)總線的隔離。

在進(jìn)一步了解RAM之前，先簡(jiǎn)單說(shuō)一下觸發(fā)器。

觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本邏輯部件。它有兩個(gè)穩(wěn)定的狀態(tài)：0狀態(tài)和1狀態(tài);在不同的輸入情況下，它可以被置成0狀態(tài)或1狀態(tài);當(dāng)輸入信號(hào)消失后，所置成的狀態(tài)能夠保持不變。

所以，觸發(fā)器可以記憶1位二值信號(hào)。據(jù)此特性，觸發(fā)器構(gòu)成RAM的基本存儲(chǔ)單元。

按制造工藝分，RAM分為雙極型和MOS型兩種。

雙極型存儲(chǔ)速度快，以晶體管的觸發(fā)器作為基本存儲(chǔ)電路，故管子較多，與MOS型相比集成度較低，功耗大，成本高。所以雙極型RAM主要用在對(duì)速度要求較高的微型機(jī)或作為Cache。

MOS型RAM，又可分為靜態(tài)RAM(SRAM)和動(dòng)態(tài)RAM(DRAM)兩種。

SRAM是由多管構(gòu)成的觸發(fā)器作為基本存儲(chǔ)電路，集成度高于雙極型，但低于DRAM，使用時(shí)不需要刷新，故可以省去刷新電路。功耗比雙極型低，但比DRAM高，存儲(chǔ)速度比DRAM快。

DRAM由單管線路(依靠電容存儲(chǔ)電荷)組成基本存儲(chǔ)電路，集成度高。功耗比SRAM更低，價(jià)格也比SRAM便宜。因?yàn)镈RAM依靠電容來(lái)存儲(chǔ)信息，由于總是存在著泄露電流，故需要定時(shí)刷新(1mS)。

MOS型存儲(chǔ)器因其集成度高，功耗低，價(jià)格便宜而得到廣泛應(yīng)用，所以下面主要介紹MOS型存儲(chǔ)器。

SRAM

SRAM是用MOS管作為基本記憶元件，下圖為一個(gè)NMOS八管靜態(tài)基本存儲(chǔ)單元電路。

輸入信號(hào)有X和Y地址譯碼線，統(tǒng)稱(chēng)為字線，I/O和~I/O是與外部連接的數(shù)據(jù)信號(hào)線，可輸入/輸出，D和~D統(tǒng)稱(chēng)為位線。Q1~Q4組成靜態(tài)觸發(fā)器，Q1，Q3位控制管，Q2，Q4為負(fù)載。

觸發(fā)器一共有兩個(gè)不同的穩(wěn)定狀態(tài)：Q1截止時(shí)，A為高電平，進(jìn)而Q2導(dǎo)通，B為低電平，進(jìn)而又保證Q1的截止，所以這是穩(wěn)定的;同樣，Q1導(dǎo)通時(shí)，A為低電平，進(jìn)而Q2截止，B為高電平，進(jìn)而又保證Q2的導(dǎo)通，所以這也是穩(wěn)定的。因此可以用這兩種不同的狀態(tài)分別表示1和0。

Y地址譯碼線控制存儲(chǔ)器內(nèi)部的D和~D(位線)是否與外部的輸入/輸出電路I/O和~I/O相通;X地址譯碼線控制存儲(chǔ)器內(nèi)部的D和~D(位線)是否與觸發(fā)器的A，B兩點(diǎn)相通。當(dāng)寫(xiě)入1時(shí)，I/O為1，~I/O為0，通過(guò)導(dǎo)通Q5~Q8，使A為1，B為0。

這樣Q3導(dǎo)通，Q1截止，相當(dāng)于把輸入電荷存儲(chǔ)于Q1和Q3的柵極，當(dāng)輸入信號(hào)及地址選擇信號(hào)消失后，Q5~Q8都截止，由于存儲(chǔ)單元有電源和兩負(fù)載管，可以不斷地柵極補(bǔ)充電荷，所以靠?jī)蓚€(gè)反相器的交叉控制，只要不掉電就能保持寫(xiě)入信號(hào)1，而不用再刷新。寫(xiě)入0的原理也一樣。

讀出時(shí)，Q5~Q8導(dǎo)通，存儲(chǔ)電路的信號(hào)被送至I/O和~I/O線上，供外部總線讀取，信息讀取出以后不影響觸發(fā)器中所存儲(chǔ)的信息，故稱(chēng)為非破壞性讀出。

當(dāng)字線為低電平時(shí)，Q5~Q6截止，信息既不能讀出也不能寫(xiě)入，只是保持原本存儲(chǔ)信息不變，即為維持狀態(tài)。

一個(gè)基本的存儲(chǔ)電路只能存儲(chǔ)一個(gè)二進(jìn)制數(shù)，若一條字線接到幾個(gè)存儲(chǔ)電路的傳輸門(mén)，就可以構(gòu)成一個(gè)存儲(chǔ)單元。

再由許多個(gè)存儲(chǔ)單元按陣列的形式排列，便可構(gòu)成一個(gè)存儲(chǔ)體，配上所需的如地址譯碼等控制電路，就可以得到我們所說(shuō)的存儲(chǔ)芯片。

由此可見(jiàn)，靜態(tài)RAM觸發(fā)器在有電源的情況下，可以存入數(shù)據(jù)也可以讀出數(shù)據(jù)，在掉電之后，存入的信息將全部消失。

DRAM

上圖為單管動(dòng)態(tài)存儲(chǔ)單元示意圖。動(dòng)態(tài)基本存儲(chǔ)電路是利用MOS管柵極和源極之間的極間電容C1來(lái)存儲(chǔ)信息的。C1上有電荷，表示存有信息1，反之為0。雖然MOS是高阻器件，漏電流小，但是漏電流總還是存在的，因此C1上的電荷經(jīng)一段時(shí)間會(huì)泄放掉(2mS)，故不能長(zhǎng)期保存信息。為了維持動(dòng)態(tài)存儲(chǔ)電路所儲(chǔ)存的信息，必須使信息再生(即進(jìn)行刷新)。

Q1作為1個(gè)開(kāi)關(guān)，Q2為同一列電路公用，C0是位線對(duì)地的寄生電容，C0>>C1。由于C1的電容很小(0.1~0.2uf)，所以讀出的信號(hào)很弱，需要進(jìn)行放大，另外在每次讀出后，由于C1上電荷的損失，原先存儲(chǔ)內(nèi)容收到破壞(改變)，因此還必須把原來(lái)信號(hào)重新寫(xiě)入(再生)。

所以為了讀出動(dòng)態(tài)存儲(chǔ)電路的數(shù)據(jù)，在讀數(shù)前需要對(duì)數(shù)據(jù)線進(jìn)行預(yù)充電。

讀出和寫(xiě)入操作均需要按嚴(yán)格的定時(shí)時(shí)序脈沖進(jìn)行，因此，DRAM芯片內(nèi)部需要有時(shí)鐘電路。刷新過(guò)程就是先讀出信息(不送到數(shù)據(jù)線上，此時(shí)Y選擇線置0)，經(jīng)放大后再傳送給位線，通過(guò)寫(xiě)入操作來(lái)完成。

由此可見(jiàn)，動(dòng)態(tài)存儲(chǔ)電路具有集成度高，成本低，功耗低的特點(diǎn)，但由于需要刷新，需要有較復(fù)雜的外圍控制電路，所以只有在構(gòu)成大容量的存儲(chǔ)系統(tǒng)時(shí)(如PC)才有較高的性?xún)r(jià)比。