SFB 4 ＂TON＂生成接通延遲
SFB 4 "TON"使信號上升沿延遲時間PT。定時器只在STARTUP和RUN模式下運行。
IN輸入的上升沿會導(dǎo)致時間PT用完后輸出Q出現(xiàn)上升沿。隨后Q將保持置位狀態(tài)，直到IN輸入再次變?yōu)?。如果IN輸入在時間PT用完前變?yōu)?，輸出Q將保持其設(shè)置0不變。
ET輸出提供IN輸入的上一上升沿后過去的時間。其最大值為PT輸入的值。IN輸入變?yōu)?時將復(fù)位ET。
操作系統(tǒng)會在冷啟動期間重置SFB4 "TON"的背景。如果希望在暖啟動后初始化此SFB的背景，必須在OB100中使用PT = 0 ms調(diào)用SFB 4。如果此SFB的背景位于另一個塊中，可以，例如通過初始化更高級別的塊，重置這些背景。
例如：
TON_FrgK90_Zutritt(IN:= (ST_BA.K90_AnfoZutritt And FrgK90_Zutritt),PT:=T#2s);
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
信號
+關(guān)注
關(guān)注
11文章
2871瀏覽量
79313 -
定時器
+關(guān)注
關(guān)注
23文章
3347瀏覽量
121040
原文標(biāo)題：SFB 4 "TON"生成接通延遲
文章出處：【微信號：gh_a8b121171b08，微信公眾號：機(jī)器人及PLC自動化應(yīng)用】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。
發(fā)布評論請先 登錄
相關(guān)推薦
熱點推薦
FPGA中數(shù)據(jù)延遲方案介紹
本質(zhì)上就是對數(shù)據(jù)進(jìn)行多級寄存器緩存，延遲時間以clk的一個周期為單位，消耗的就是寄存器。比較適合延遲固定周期以及延遲周期比較短的情況。
新近多款游戲支持DLSS 4多幀生成
29 日正式上線，GeForce RTX 用戶在首日獲得全套 RTX 技術(shù)帶來的出色 PC 體驗。GeForce RTX 50 系列 GPU 可開啟 DLSS 4 多幀生成，帶來至高可達(dá) 5 倍幀率提升和極致性能表現(xiàn)。
生成式 AI 重塑自動駕駛仿真：4D 場景生成技術(shù)的突破與實踐
生成式AI驅(qū)動的4D場景技術(shù)正解決傳統(tǒng)方法效率低、覆蓋不足等痛點，如何通過NeRF、3D高斯?jié)姙R等技術(shù)實現(xiàn)高保真動態(tài)建模？高效生成極端天氣等長尾場景？本文為您系統(tǒng)梳理AI驅(qū)動的4D場景
Analog Devices Inc. EVAL-CN0584-EBZ低延遲開發(fā)套件（LLDK）特性/布局/框圖
Analog Devices EVAL-CN0584-EBZ低延遲開發(fā)套件（LLDK）是一款開發(fā)平臺，包括4個16位ADC和4個16位DAC通道，通過FMC低引腳數(shù)（LPC）連接器與FPGA連接。該
浪涌保護(hù)器使用SCB和SFB后備保護(hù)模式的分析及應(yīng)用方案
選擇后備保護(hù)模式并正確安裝后備保護(hù)器，是構(gòu)建完整防雷體系的關(guān)鍵環(huán)節(jié)。 一、SPD后備保護(hù)模式深度對比：SCB vs. SFB 為應(yīng)對SPD失效風(fēng)險，當(dāng)前主流后備保護(hù)方案主要有兩種：SPD+專用后備斷路器（SCB） 和 SPD集成一體式后備保護(hù)裝置（SFB）。
互連層RC延遲的降低方法
隨著集成電路技術(shù)節(jié)點的不斷減小以及互連布線密度的急劇增加，互連系統(tǒng)中電阻、電容帶來的 RC耦合寄生效應(yīng)迅速增長，影響了器件的速度。圖2.3比較了不同技術(shù)節(jié)點下門信號延遲（gate delay）和互連
超125款游戲和應(yīng)用支持DLSS 4多幀生成
在 COMPUTEX 2025，NVIDIA 發(fā)布多項內(nèi)容?，F(xiàn)在已有超過 125 款游戲和應(yīng)用支持 DLSS 4 多幀生成，并有 10 款新游戲即將發(fā)布，《毀滅戰(zhàn)士：黑暗時代》將于 6 月更新支持路徑追蹤與 DLSS 光線重建，《傳送門 RTX 版》推出全新更新。
求助，為什么在PdStack中檢測到Attach和打開Vbus之間會有很長時間的延遲？
我的處理器是 PMG1-S2，我已經(jīng)移植了 PdStack。
目前，我可以看到連接（CC 線路變化）和 Vbus 接通之間有400 毫秒的延遲。 我的理解是，400 毫秒的延遲違反了 USB-c
發(fā)表于 05-21 08:20
HMC910LC4B寬帶模擬時間延遲器件，采用SMT封裝，DC-24GHz技術(shù)手冊
HMC910LC4B是一款寬帶時間延遲器件，具有0至70 ps連續(xù)可調(diào)延遲范圍。 延遲控制相對于控制電壓VDC具有直線單調(diào)性，控制輸入調(diào)制帶寬為600MHz。該器件針對高于輸入靈敏度電
DS1100 5抽頭、經(jīng)濟(jì)型定時單元(延遲線)技術(shù)手冊
DS1100系列延遲線含有5個等間隔抽頭，可以提供4ns至500ns的延遲。這些器件采用表貼封裝，有效節(jié)省PCB面積。采用100%的硅延遲線和工業(yè)標(biāo)準(zhǔn)的μMAX?或SO封裝，與混合技術(shù)
Python中的迭代器與生成器
) if y 2: for y in range(1, 4): if y ? ? 生成器 如果要創(chuàng)建一個100萬個元素的列表，你使用上面的方式無疑非常占用內(nèi)存，這時候就用到了生成器，它其實是保存一個你定義的規(guī)則，在需要用到元素的
PGA900 TEST_MUX_DAC_EN位清零不會”Connects DAC output to TOP/TON pins“，仍然是是2.5V為什么？
ADC_EN_VREF位置位后TOP_TON 就輸出2.5v，TEST_MUX_DAC_EN位清零不會”Connects DAC output to TOP/TON pins“，仍然是
發(fā)表于 12-10 08:34
使用STM32F103讀取ADS8515數(shù)據(jù)，當(dāng)stm32端接通電源ADS8515未接通電源時會有電壓干擾怎么解決？
使用5V電源，分別供電?，F(xiàn)在數(shù)據(jù)讀取都正常，有一個問題，當(dāng)stm32端接通電源，ADS8515未接通電源時，測量ADS8515電源引腳會有大約2.15V電壓；當(dāng)stm32端未接通電源，ADS8515
發(fā)表于 12-09 06:28
PCIe延遲對系統(tǒng)性能的影響
隨著技術(shù)的發(fā)展，計算機(jī)系統(tǒng)對性能的要求越來越高。PCIe作為連接處理器、內(nèi)存、存儲和其他外圍設(shè)備的關(guān)鍵接口，其性能直接影響到整個系統(tǒng)的表現(xiàn)。PCIe延遲，作為衡量數(shù)據(jù)傳輸效率的重要指標(biāo)，對系統(tǒng)性
邊緣計算對網(wǎng)絡(luò)延遲的影響
邊緣計算對網(wǎng)絡(luò)延遲的影響是顯著的，它主要通過以下幾種方式降低網(wǎng)絡(luò)延遲： 一、縮短數(shù)據(jù)傳輸距離 在傳統(tǒng)的云計算架構(gòu)中，數(shù)據(jù)需要通過網(wǎng)絡(luò)傳輸?shù)竭h(yuǎn)離用戶的云端服務(wù)器進(jìn)行處理，這種長距離的傳輸往往會帶來顯著
工商網(wǎng)監(jiān)
評論