Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布了電子開發(fā)工具SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計(jì)問題。最新版本提供了高級(jí)IC封裝／系統(tǒng)級(jí)封裝（SiP）小型化，設(shè)計(jì)周期縮減和DFM驅(qū)動(dòng)設(shè)計(jì)．以及一個(gè)壘新的電源完整性建橫解決方案。這些新功能可以提高從事單芯片和多芯片封裝／SiP的數(shù)字、模擬、RF和混合信號(hào)IC封裝設(shè)計(jì)師的效率。

新版本推出了新規(guī)則和約束導(dǎo)向型自動(dòng)化能力，解決了高密度互連（HDI）襯底制造的設(shè)計(jì)方法學(xué)問題，而這對(duì)于提高小型化和功能密度來說是一個(gè)重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大縮小。通過促成團(tuán)隊(duì)型設(shè)計(jì)，多個(gè)設(shè)計(jì)師可以同時(shí)進(jìn)行同一個(gè)設(shè)計(jì)，有效縮短設(shè)計(jì)周期，實(shí)現(xiàn)快速上市。

在無線設(shè)備以及使用電池的設(shè)備巾，高效的供電阱絡(luò)（PDN）對(duì)于低功耗設(shè)計(jì)和滿足功耗管理目標(biāo)至關(guān)重要。新的電源完整性技術(shù)讓設(shè)計(jì)師能夠高效率地解決供電設(shè)計(jì)問題，實(shí)現(xiàn)用電的充分性、高效性和穩(wěn)定性。Bayside Design首席技術(shù)官Kevein Roselle說，尖端的復(fù)雜高速IC帶來了非常有挑戰(zhàn)性的IC封裝設(shè)計(jì)，包括物理實(shí)現(xiàn)及信號(hào)和功率完整性等方面。隨著現(xiàn)在對(duì)于產(chǎn)品小型化，提高設(shè)計(jì)師效率及實(shí)現(xiàn)高效PDN設(shè)計(jì)的美注．SPB16.2將會(huì)幫助設(shè)計(jì)師更好地解決設(shè)計(jì)挑戰(zhàn)。Cadence產(chǎn)品營(yíng)銷部主管Steve Kamin表示．在新版本中．他們?yōu)镮C封裝與SiP技術(shù)提供了重要的改進(jìn)，很高興看到Bayside Design等設(shè)計(jì)公司從中實(shí)現(xiàn)了設(shè)計(jì)能力的提升。Ca-denee致力于與設(shè)計(jì)鏈上的主要廠商建立聯(lián)系，從而改他們的技術(shù)，井保持Cadence在幫助設(shè)計(jì)師實(shí)現(xiàn)，甚至超越其設(shè)計(jì)目標(biāo)方面的領(lǐng)先地位。

此外，通過與制造設(shè)備領(lǐng)先廠商Kulicke＆Sofia達(dá)成協(xié)議，Cadence使用Kulicke＆Sofia認(rèn)證的鍵臺(tái)線IP配置庫．實(shí)現(xiàn)了DFM導(dǎo)向型鍵臺(tái)線設(shè)計(jì)．提高了產(chǎn)出率井減少了制造延遲。Kulicke＆Sofia產(chǎn)品營(yíng)銷經(jīng)理PaulReid認(rèn)為，隨著鍵合線封裝變得越來越復(fù)雜，為了避免制造問題，設(shè)計(jì)師正面臨著設(shè)計(jì)內(nèi)DFM匹配性的挑戰(zhàn)，而該公司現(xiàn)在可以通過SPB平臺(tái)向設(shè)計(jì)者提供面向DFM鍵合線配置庫。
責(zé)任編輯：tzh