CadenceLIVE China用戶大會今年采用了線上會議的形式，由行業(yè)和技術專家直播分享精彩技術內容。

燧原科技獲邀在上午的主題峰會上做了特邀主題演講，首先由燧原科技創(chuàng)始人兼CEO趙立東先生致辭，他認為今年整個行業(yè)遇到了史無前例的挑戰(zhàn)，卻也充滿了史無前例的機遇。燧原將立足于數(shù)據(jù)中心，從互聯(lián)網(wǎng)、垂直市場和新基建三個方向上拓展業(yè)務，驅動公司的發(fā)展。

隨后燧原科技創(chuàng)始人兼COO張亞林先生發(fā)表了《大芯片量產，硬科技落地》的主題演講，他提到人工智能訓練芯片是王冠上的明珠，但是芯片流片卻只完成了整個芯片大規(guī)模量產進度的20%，還需要歷經(jīng)芯片點亮、功能測試完成及大規(guī)模量產等眾多環(huán)節(jié)。在不同的環(huán)節(jié)有不同的要求，產品從芯片到板卡，再到服務器，最后依靠軟件完成分布式集群，每一個環(huán)節(jié)都是巨大的挑戰(zhàn)。他分享了燧原在大芯片量產上的心得體會，指出只有在各種維度上都達到五年質保的可靠性，才算完成了100%的大芯片量產和落地的過程。

此外，在下午舉行的各個技術分論壇上，燧原科技分別在“SystemValidation”、“PCB、封裝和系統(tǒng)分析”和“數(shù)字設計與Signoff”的會議上發(fā)表了演講。其中的兩篇論文獲得了本次“CadenceLIVE杰出論文獎”。

DFT/DFDVerification Acceleration on Palladium Platform

可測性設計(DFT)和可調試性設計(DFD)是大芯片量產的關鍵技術環(huán)節(jié)，而在傳統(tǒng)的仿真環(huán)境中進行DFT/DFD驗證是一項非常耗時的任務。基于Cadence Palladium Z1驗證加速平臺和虛擬JTAG方案，燧原科技開發(fā)了一套定制的DFT/DFD硬件加速流程，極大地加速了基于RTL和網(wǎng)表的仿真驗證，從而在流片之前實現(xiàn)完備的功能驗證，測試向量開發(fā)和驗證，以及測試工具開發(fā)等工作。

AIInterposer Power Modeling and HBM Power Noise Prediction Studies

隨著人工智能和機器學習的迅速發(fā)展，并行計算應用需要具有更高存儲帶寬的HBM技術。對于AI芯片設計人員而言，他們在高功耗，高密度，有限空間，高信號質量和電源噪聲性能等方面面臨著更多挑戰(zhàn)。文章首先討論了一種大型的AI中介層芯片設計及其建模技術，將提取的局部模型用于系統(tǒng)級HBM的電源噪聲仿真，基于此介紹和對比了幾種新方法來預測HBM實際工作中的全局系統(tǒng)的電源噪聲。最后，給出了預測仿真數(shù)據(jù)與實驗室觀測結果的數(shù)據(jù)對比。

VoltusIR Co-simulation of AI 2.5D Chip with Multi-die and Package

納米級技術節(jié)點下的電源完整性分析越來越重要。該設計是12nm工藝下通過interposer的2.5D封裝集成了HBM的AI芯片。整個設計規(guī)模達到了450M的邏輯單元和近10B的電源節(jié)點。這樣的規(guī)模對IR分析仿真是巨大的也是相當復雜的。除此之外，我們還加入了interposer的設計和package的模型，包括了net-base和pin-base的兩種模型來做整個系統(tǒng)的聯(lián)合仿真。Cadence 公司的voltus工具提供了全流程和強大的仿真容量。利用工具最新版本中的XP和multi-die的功能，我們實現(xiàn)了vector-less和vector-base多種場景以及混合場景的靜態(tài)與動態(tài)IR的分析。先進的3DIC仿真功能也使得聯(lián)合interposer和package設計模型在內多個die的分析成功進行。XP進行的分布式計算使整個仿真可以在1天之內完成。得益于該工具的幫助，我們驗證了整個芯片的IR狀態(tài)并且滿足了signoff的標準。

責任編輯：xj

原文標題：燧原科技參加CadenceLIVE 2020 China線上用戶大會

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