chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線(xiàn)課程
  • 觀看技術(shù)視頻
  • 寫(xiě)文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA片內(nèi)的工作頻率該如何提高?

電子設(shè)計(jì) ? 來(lái)源:電子設(shè)計(jì) ? 作者:電子設(shè)計(jì) ? 2020-10-30 12:31 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

對(duì)于設(shè)計(jì)者來(lái)說(shuō),當(dāng)然希望我們?cè)O(shè)計(jì)的電路的工作頻率(在這里如無(wú)特別說(shuō)明,工作頻率指 FPGA 片內(nèi)的工作頻率)盡量高。我們也經(jīng)常聽(tīng)說(shuō)用資源換速度,用流水的方式可以提高工作頻率,這確實(shí)是一個(gè)很重要的方法,今天我想進(jìn)一步去分析該如何提高電路的工作頻率。

我們先來(lái)分析下是什么影響了電路的工作頻率。

我們電路的工作頻率主要與寄存器到寄存器之間的信號(hào)傳播時(shí)延及 clock skew 有關(guān)。在 FPGA 內(nèi)部如果時(shí)鐘走長(zhǎng)線(xiàn)的話(huà),clock skew 很小,基本上可以忽略, 在這里為了簡(jiǎn)單起見(jiàn),我們只考慮信號(hào)的傳播時(shí)延的因素。信號(hào)的傳播時(shí)延包括寄存器的開(kāi)關(guān)時(shí)延、走線(xiàn)時(shí)延、經(jīng)過(guò)組合邏輯的時(shí)延(這樣劃分或許不是很準(zhǔn)確,不過(guò)對(duì)分析問(wèn)題來(lái)說(shuō)應(yīng)該是沒(méi)有可以的),要提高電路的工作頻率,我們就要在這三個(gè)時(shí)延中做文章,使其盡可能的小。

我們先來(lái)看開(kāi)關(guān)時(shí)延,這個(gè)時(shí)延是由器件物理特性決定的,我們沒(méi)有辦法去改變,所以我們只能通過(guò)改變走線(xiàn)方式和減少組合邏輯的方法來(lái)提高工作頻率。

1. 通過(guò)改變走線(xiàn)的方式減少時(shí)延。


我們通過(guò)給綜合器加適當(dāng)?shù)募s束(不可貪心,一般以加 5%裕量較為合適,比如電路工作在 100Mhz,則加約束加到 105Mhz 就可以了,貪心效果反而不好,且極大增加綜合時(shí)間)可以將相關(guān)的邏輯在布線(xiàn)時(shí)盡量布的靠近一點(diǎn),從而減少走線(xiàn)的時(shí)延。(注:約束的實(shí)現(xiàn)不完全是通過(guò)改進(jìn)布局布線(xiàn)方式去提高工作頻率,還有其它的改進(jìn)措施)

2. 通過(guò)減少組合邏輯的減少時(shí)延。


我們知道,目前大部分 FPGA 都基于 4 輸入 LUT 的,如果一個(gè)輸出對(duì)應(yīng)的判斷條件大于四輸入的話(huà)就要由多個(gè) LUT 級(jí)聯(lián)才能完成,這樣就引入一級(jí)組合邏輯時(shí)延,我們要減少組合邏輯,無(wú)非就是要輸入條件盡可能的少,這樣就可以級(jí)聯(lián)的 LUT 更少,從而減少了組合邏輯引起的時(shí)延。

我們平時(shí)聽(tīng)說(shuō)的流水就是一種通過(guò)切割大的組合邏輯(在其中插入一級(jí)或多級(jí) D 觸發(fā)器,從而使寄存器與寄存器之間的組合邏輯減少)來(lái)提高工作頻率的方法。比如一個(gè) 32 位的計(jì)數(shù)器,該計(jì)數(shù)器的進(jìn)位鏈很長(zhǎng),必然會(huì)降低工作頻率,我們可以將其分割成 4 位和 8 位的計(jì)數(shù),每當(dāng) 4 位的計(jì)數(shù)器計(jì)到 15 后觸發(fā)一次 8 位的計(jì)數(shù)器,這樣就實(shí)現(xiàn)了計(jì)數(shù)器的切割,也提高了工作頻率。

在狀態(tài)機(jī)中,一般也要將大的計(jì)數(shù)器移到狀態(tài)機(jī)外,因?yàn)橛?jì)數(shù)器這東西一般是經(jīng)常是大于 4 輸入的,如果再和其它條件一起做為狀態(tài)的跳變判據(jù)的話(huà),必然會(huì)增加 LUT 的級(jí)聯(lián),從而增大組合邏輯。以一個(gè) 6 輸入的計(jì)數(shù)器為例,我們?cè)M?dāng)計(jì)數(shù)器計(jì)到 111100 后狀態(tài)跳變,現(xiàn)在我們將計(jì)數(shù)器放到狀態(tài)機(jī)外,當(dāng)計(jì)數(shù)器計(jì)到 111011 后產(chǎn)生個(gè) enable 信號(hào)去觸發(fā)狀態(tài)跳變,這樣就將組合邏輯減少了。

上面說(shuō)的都是可以通過(guò)流水的方式切割組合邏輯的情況,但是有些情況下我們是很難去切割組合邏輯的,在這些情況下我們又該怎么做呢?

狀態(tài)機(jī)就是這么一個(gè)例子,我們不能通過(guò)往狀態(tài)譯碼組合邏輯中加入流水。如果我們的設(shè)計(jì)中有一個(gè)幾十個(gè)狀態(tài)的狀態(tài)機(jī),它的狀態(tài)譯碼邏輯將非常之巨大,毫無(wú)疑問(wèn),這極有可能是設(shè)計(jì)中的關(guān)鍵路徑。那我們?cè)撛趺醋瞿兀窟€是老思路,減少組合邏輯。我們可以對(duì)狀態(tài)的輸出進(jìn)行分析,對(duì)它們進(jìn)行重新分類(lèi),并根據(jù)這個(gè)重新定義成一組組小狀態(tài)機(jī),通過(guò)對(duì)輸入進(jìn)行選擇(case 語(yǔ)句)并去觸發(fā)相應(yīng)的小狀態(tài)機(jī),從而實(shí)現(xiàn)了將大的狀態(tài)機(jī)切割成小的狀態(tài)機(jī)。在 ATA6 的規(guī)范中(硬盤(pán)的標(biāo)準(zhǔn)),輸入的命令大概有 20 十種,每一個(gè)命令又對(duì)應(yīng)很多種狀態(tài),如果用一個(gè)大的狀態(tài)機(jī)(狀態(tài)套狀態(tài))去做那是不可想象的,我們可以通過(guò) case 語(yǔ)句去對(duì)命令進(jìn)行譯碼,并觸發(fā)相應(yīng)的狀態(tài)機(jī),這樣做下來(lái)這一個(gè)模塊的頻率就可以跑得比較高了。

提高 FPGA 工作頻率的本質(zhì),就是要減少寄存器到寄存器的時(shí)延,最有效的方法就是避免出現(xiàn)大的組合邏輯,也就是要盡量去滿(mǎn)足四輸入的條件,減少 LUT 級(jí)聯(lián)的數(shù)量。我們可以通過(guò)加約束、流水、切割狀態(tài)的方法提高工作頻率。

FPGA 設(shè)計(jì)需要多大容量的芯片,設(shè)計(jì)需要跑多快?這是經(jīng)常困擾工程師的兩大問(wèn)題。對(duì)于前者,我們還可以選用一個(gè)較大的芯片實(shí)現(xiàn)原型,待原型完成再選用大小合適的芯片;對(duì)于后者,通常我們需要預(yù)先有一個(gè)較精確的預(yù)估,就像我們的設(shè)計(jì)能跑 50M、100M 還是 150M。

除此以外,在使用 EDA 工具設(shè)計(jì)時(shí),軟件是否穩(wěn)定也是我們需要考慮的問(wèn)題。比如:

1、500M 的芯片,跑不了 50M 的邏輯,EDA 工具都出現(xiàn)哪些設(shè)計(jì)問(wèn)題?


2、為什么只是做了簡(jiǎn)單的邏輯,最終卻導(dǎo)致布線(xiàn)擁堵?


3、使用在線(xiàn)邏輯分析儀,經(jīng)常抓取不到自己想要的信號(hào)?

審核編輯 黃昊宇

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1650

    文章

    22217

    瀏覽量

    627787
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    新能源電池深孔極測(cè)量突破:新啟航激光頻率梳技術(shù)消除光學(xué)遮擋,達(dá) 2um 級(jí)精度

    摘要:本文針對(duì)新能源電池深孔極測(cè)量難題,介紹新啟航激光頻率梳技術(shù)。技術(shù)憑借獨(dú)特的測(cè)量原理,有效消除光學(xué)遮擋影響,實(shí)現(xiàn) 2um 級(jí)高精度測(cè)量,為新能源電池極質(zhì)量把控與性能提升提供關(guān)
    的頭像 發(fā)表于 08-11 13:16 ?332次閱讀
    新能源電池深孔極<b class='flag-5'>片</b>測(cè)量突破:新啟航激光<b class='flag-5'>頻率</b>梳技術(shù)消除光學(xué)遮擋,達(dá) 2um 級(jí)精度

    基于激光頻率梳原理對(duì)深孔內(nèi)輪廓測(cè)量方法的探究

    摘要 本文針對(duì)深孔內(nèi)輪廓高精度測(cè)量需求,探究基于激光頻率梳原理的測(cè)量方法。闡述方法測(cè)量原理、系統(tǒng)構(gòu)成與測(cè)量步驟,通過(guò)實(shí)例分析其在深孔內(nèi)輪廓測(cè)量中的優(yōu)勢(shì),為深孔
    的頭像 發(fā)表于 06-04 11:17 ?372次閱讀
    基于激光<b class='flag-5'>頻率</b>梳原理對(duì)深孔<b class='flag-5'>內(nèi)</b>輪廓測(cè)量方法的探究

    當(dāng)FPGA上電工作,CYUSB3014工作異常,為什么?

    路電源。當(dāng)FPGA工作,CYUSB3014會(huì)工作正常;當(dāng)FPGA上電工作,CYUSB3014工作
    發(fā)表于 05-20 06:48

    FPGA是什么?應(yīng)用領(lǐng)域、差分晶振作用及常用頻率全面解析

    FPGA是什么?了解FPGA應(yīng)用領(lǐng)域、差分晶振在FPGA中的作用、常用頻率、典型案例及FCom差分振蕩器解決方案,為高速通信、數(shù)據(jù)中心、工業(yè)控制提供高性能時(shí)鐘支持。
    的頭像 發(fā)表于 03-24 13:03 ?2492次閱讀
    <b class='flag-5'>FPGA</b>是什么?應(yīng)用領(lǐng)域、差分晶振作用及常用<b class='flag-5'>頻率</b>全面解析

    AFE5804工作頻率為10M或者10M以上時(shí),輸出的FCLK滿(mǎn)足要求,但LCLK就會(huì)變得很小,怎么解決?

    本人正在公司做超聲設(shè)備的開(kāi)發(fā),使用的是TI公司08年推出的AFE5804,用Xilinx公司的FPGA控制芯片工作。FPGA輸出芯片工作
    發(fā)表于 02-13 07:15

    把3的16位總線(xiàn)全部并聯(lián)了,3的16位總線(xiàn)直接黏在一起可以嗎?

    ? 我現(xiàn)在調(diào)板子,2ADC同時(shí)工作,分時(shí)讀取數(shù)據(jù)沒(méi)有問(wèn)題;但當(dāng)3同時(shí)工作,FPGA內(nèi)部就亂套了,當(dāng)摘除16位總線(xiàn)上(我在每片ADC的16
    發(fā)表于 02-08 06:13

    FPGA頻率測(cè)量的三種方法

    1、FPGA頻率測(cè)量? 頻率測(cè)量在電子設(shè)計(jì)和測(cè)量領(lǐng)域中經(jīng)常用到,因此對(duì)頻率測(cè)量方法的研究在實(shí)際工程應(yīng)用中具有重要意義。 通常的頻率測(cè)量方法有
    的頭像 發(fā)表于 01-09 09:37 ?1017次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>頻率</b>測(cè)量的三種方法

    EE-127:ADSP-21065L內(nèi)SDRAM控制器

    電子發(fā)燒友網(wǎng)站提供《EE-127:ADSP-21065L內(nèi)SDRAM控制器.pdf》資料免費(fèi)下載
    發(fā)表于 01-06 15:45 ?0次下載
    EE-127:ADSP-21065L<b class='flag-5'>片</b><b class='flag-5'>內(nèi)</b>SDRAM控制器

    ADSP-21161 SHARC內(nèi)SDRAM控制器

    電子發(fā)燒友網(wǎng)站提供《ADSP-21161 SHARC內(nèi)SDRAM控制器.pdf》資料免費(fèi)下載
    發(fā)表于 01-03 15:04 ?0次下載
    ADSP-21161 SHARC<b class='flag-5'>片</b><b class='flag-5'>內(nèi)</b>SDRAM控制器

    ADS1271數(shù)據(jù)不穩(wěn)定的原因?怎么解決?

    我使用6ADS1271組成菊花鏈,使用FPGA SPI模式,最后一DIN接地,第一的DOUT作為數(shù)據(jù)輸出,MODE、FORMAT接低,SYNC/PDWN接高電平,
    發(fā)表于 01-03 07:11

    請(qǐng)問(wèn)ADC32XX CLKP,CLKM;SYSREFP,SYSREFM如何配置?

    ,SYSREFM如何配置?是由FPGA產(chǎn)生還是由晶振,頻率又是多少?ADC輸出的數(shù)據(jù)同時(shí)還有兩組信號(hào),DCLK和FCLK,是否都必須接至FPGA,都有什么作用?謝謝。
    發(fā)表于 01-02 08:21

    請(qǐng)問(wèn)DS90UB903Q的IIC工作頻率必須為100KHz嗎?

    問(wèn)題:DS90UB903Q的IIC工作頻率必須為100KHz嗎? 問(wèn)題發(fā)生條件:芯片配置:DS90UB903Q的工作電壓為1.8V,VCCIO為3.3V;MODE=1,PDB=1;Rid=0ohm
    發(fā)表于 12-26 07:08

    當(dāng)DSP與FPGA通訊的時(shí)候,XZCS0、XZCS6、XZCS7會(huì)影響ADS8556的工作嗎?

    ,FPGA選的話(huà),不用選信號(hào),DSP只對(duì)FPGA寫(xiě)數(shù)據(jù),現(xiàn)在的問(wèn)題是當(dāng)DSP與FPGA通訊的時(shí)候,XZCS0、XZCS6、XZCS7會(huì)影
    發(fā)表于 12-20 07:30

    ADS54J54內(nèi)4個(gè)通道,通道BC的同步精度很差,而且是隨機(jī)的,為什么?

    ADS54J54內(nèi)4個(gè)通道,通道AB同步精度在幾十ps內(nèi),通道CD同步精度在幾十ps內(nèi),但是通道BC的同步精度很差,而且是隨機(jī)的。目前使用的工作
    發(fā)表于 12-20 06:54

    是否可以使用TLC320AIC3262內(nèi)miniDSP_A進(jìn)行FFT變換對(duì)ADC采樣后的一組數(shù)據(jù)進(jìn)行FFT?

    是否可以使用TLC320AIC3262內(nèi)miniDSP_A進(jìn)行FFT變換對(duì)ADC采樣后的一組數(shù)據(jù)進(jìn)行FFT,通過(guò)主控器(FPGA)通過(guò)SPI讀取轉(zhuǎn)換后的各階分量
    發(fā)表于 10-24 06:53