從多個(gè)廠商和研究機(jī)構(gòu)的成果我們可以看到，接下來(lái)的幾個(gè)高級(jí)過(guò)程節(jié)點(diǎn)的設(shè)備路線圖似乎相對(duì)清晰。FinFET拓?fù)浣Y(jié)構(gòu)隨后將被“gate-all-around”器件取代，通常使用多個(gè)堆疊的溝道，然后金屬柵完全被“納米片”圍繞。盡管鰭片由于在鰭片的高度和厚度上的遍歷而表現(xiàn)出改善的柵極至溝道靜電，但堆疊的納米片卻進(jìn)一步改善了這種靜電控制——優(yōu)化了亞閾值泄漏電流。

提議的對(duì)納米片拓?fù)涞臄U(kuò)展是“forksheet”，如下圖所示。

forksheet研發(fā)的目標(biāo)是消除nFET到pFET器件的間距規(guī)則（用于公共柵極輸入連接），用薄氧化物隔離兩組納米片。晶體管密度獲得這種引人注目的增益的代價(jià)是——柵極再次在三個(gè)側(cè)面上包圍了溝道體積–“ FinFET側(cè)面翻轉(zhuǎn)”是forksheet的一個(gè)常見(jiàn)的相似之處。

盡管后FinFET節(jié)點(diǎn)的大批量制造（HVM）的日期有些不確定，但是可以預(yù)料，這些不斷發(fā)展的納米片/forksheet拓?fù)鋵⒃?024-25年間出現(xiàn)。

現(xiàn)在，也有很多納米片的替代品正在進(jìn)行積極的工藝開(kāi)發(fā)和設(shè)備研究。假設(shè)“納米”設(shè)備拓?fù)浣Y(jié)構(gòu)將至少用于兩個(gè)制程節(jié)點(diǎn)，那么，如果有任何新設(shè)備想要在2028-30年間達(dá)到HVM，則現(xiàn)在需要積極進(jìn)行研究。

在最近的IEDM會(huì)議上，Synopsys展示了他們?cè)诖藭r(shí)間范圍內(nèi)針對(duì)“ 1nm”節(jié)點(diǎn)的領(lǐng)先器件替代產(chǎn)品之一的預(yù)測(cè)和設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）評(píng)估結(jié)果。本文總結(jié)了他們演講的重點(diǎn)。

“1nm”節(jié)點(diǎn)

下圖描述了最近幾個(gè)工藝節(jié)點(diǎn)上晶體管密度的直線趨勢(shì)。（此圖是Synopsys與IC Knowledge，Inc.合作的一部分。）

關(guān)于此圖需要注意的幾件事：

X軸上的節(jié)點(diǎn)名稱(chēng)表示從14nm節(jié)點(diǎn)的簡(jiǎn)單過(guò)渡，每個(gè)連續(xù)的數(shù)據(jù)點(diǎn)由0.7X的摩爾定律線性乘數(shù)定義

毫無(wú)疑問(wèn)，SemiWiki的頻繁閱讀者無(wú)疑知道，代工廠分配給后續(xù)節(jié)點(diǎn)的實(shí)際術(shù)語(yǔ)已經(jīng)增加了一些“營(yíng)銷(xiāo)投入”。為了便于討論，如果DTCO流程開(kāi)發(fā)的目標(biāo)確實(shí)要保留在該曲線上，則使用0.7X名稱(chēng)是合適的。

每個(gè)節(jié)點(diǎn)上的密度數(shù)據(jù)點(diǎn)代表來(lái)自多個(gè)晶圓廠的指標(biāo)

數(shù)據(jù)點(diǎn)包括用于邏輯和SRAM實(shí)現(xiàn)的單獨(dú)措施

邏輯密度通常與制造技術(shù)通常使用的基礎(chǔ)庫(kù)單元實(shí)現(xiàn)相關(guān)。例如，一個(gè)2輸入NAND單元的面積使用以下方式反映了該單元中的4個(gè)器件：

the contacted poly pitch（CPP）

cell中水平金屬走線的數(shù)量（用于信號(hào)和電源）

cell鄰接隔離間隔（“擴(kuò)散中斷”與單元之間的虛設(shè)柵極捆綁在一起）

另一個(gè)關(guān)鍵單元尺寸是（可掃描的）數(shù)據(jù)觸發(fā)器的面積。上面的晶體管密度計(jì)算針對(duì)每個(gè)邏輯數(shù)據(jù)點(diǎn)使用NAND和FF單元的邏輯混合。

需要特別注意的是，對(duì)于1nm節(jié)點(diǎn)，在Synopsys投影中使用的設(shè)備拓?fù)浣Y(jié)構(gòu)的假設(shè)。積極的研究正在進(jìn)行中，以在與該節(jié)點(diǎn)一致的時(shí)間范圍內(nèi)評(píng)估幾種非硅場(chǎng)效應(yīng)器件類(lèi)型，例如2D半導(dǎo)體材料（MoS2）和1D碳納米管。為了保持在晶體管密度曲線上的目標(biāo)，Synopsys TCAD團(tuán)隊(duì)采用了DTCO工藝定義來(lái)實(shí)現(xiàn)3D“互補(bǔ)FET”（CFET）。下圖說(shuō)明了CFET的橫截面。

CFET技術(shù)的一個(gè)吸引人的特征是與納米片拓?fù)浣Y(jié)構(gòu)的相似性，后者將在1nm節(jié)點(diǎn)的時(shí)間范圍內(nèi)具有多年的制造經(jīng)驗(yàn)。CFET方法的新穎之處在于pFET和nFET納米片的垂直放置。

CFET拓?fù)淅昧说湫偷腃MOS邏輯應(yīng)用，其中將公共輸入信號(hào)施加到nFET和pFET器件的柵極。（稍后將討論具有僅nFET字線傳輸門(mén)的6T SRAM位單元的獨(dú)特情況。）

上圖顯示了pFET納米片如何直接位于nFET納米片下方。在圖中，存在兩個(gè)nFET納米片，比pFET窄，這主要是由于需要空間來(lái)接觸pFET源極和漏極節(jié)點(diǎn)，因此nFET的寬度減小了。并聯(lián)的兩個(gè)nFET將提供與pFET相當(dāng)?shù)尿?qū)動(dòng)強(qiáng)度。（CFET中的SRAM位單元設(shè)計(jì)采用了不同的策略。）還顯示了有源柵極上的M0接觸（COAG）拓?fù)浣Y(jié)構(gòu)，擴(kuò)展了這種最新的工藝增強(qiáng)功能。

CFET器件的處理需要特別注意pFET和nFET的形成。用于pFET源/漏節(jié)點(diǎn)的SiGe的外延生長(zhǎng)用于在溝道中引入壓縮應(yīng)變，以提高空穴遷移率。然后執(zhí)行pFET柵極氧化物和金屬柵極沉積。隨后，nFET源極/漏極節(jié)點(diǎn)的外延Si生長(zhǎng)，隨后的柵極氧化物和金屬柵極沉積必須遵守現(xiàn)有pFET器件施加的材料化學(xué)約束。

埋入式電源導(dǎo)軌（Power rails）

請(qǐng)注意，對(duì)于1nm節(jié)點(diǎn)的假設(shè)是，本地VDD和GND分布將由“埋入電源軌”（BPR）提供，它們位于基板中的納米片下方。結(jié)果，既需要“淺”（器件）通孔，又需要“深”（BPR）通孔。因此，BPR和過(guò)孔的金屬成分是關(guān)鍵的工藝優(yōu)化，以降低寄生接觸電阻。（主要）金屬必須具有低電阻率，并以極薄的勢(shì)壘和襯里材料沉積在溝槽中。

說(shuō)到寄生，下面的（簡(jiǎn)化）布局圖突出了CFET拓?fù)涞莫?dú)特優(yōu)勢(shì)。

CFET器件的三維方向消除了單獨(dú)的nFET和pFET區(qū)域之間的柵極穿越。而且，與FinFET器件布局相比，柵極到源極/漏極局部金屬化層的并行運(yùn)行長(zhǎng)度顯著減少。（圖中顯示了經(jīng)過(guò)納米片的較小的柵極長(zhǎng)度擴(kuò)展。）結(jié)果，使用CFET極大地改善了器件的寄生Rgate電阻和Cgs / Cgd電容。

CFET SRAM設(shè)計(jì)

在CFET工藝中實(shí)現(xiàn)6T SRAM位單元會(huì)帶來(lái)一些折衷。Synopsys DTCO團(tuán)隊(duì)選擇了獨(dú)特的設(shè)計(jì)特征，如下圖所示。

nFET下拉：pFET上拉比很容易達(dá)到2：1

前面所示的兩個(gè)較小的nFET納米片，其邏輯驅(qū)動(dòng)強(qiáng)度比為1：1，與SRAM位單元中的pFET的寬度相同，驅(qū)動(dòng)力為2：1。（請(qǐng)注意，這可以與FinFET位單元相媲美，其中nFET鰭片的數(shù)量為2而pFET鰭片的數(shù)量為1。）

實(shí)現(xiàn)了一對(duì)修改的nFET傳輸門(mén)器件

用于傳輸門(mén)（pass gates）的兩個(gè)nFET納米片（略）比下拉電阻弱；柵極僅存在于納米片的三個(gè)側(cè)面上。這種“三柵極”配置提供了更密集的位單元，并優(yōu)化了傳輸門(mén)：下拉nFET器件的相對(duì)強(qiáng)度，以實(shí)現(xiàn)可靠的單元讀取容限。

通過(guò)門(mén)器件下的pFET納米片現(xiàn)在變成無(wú)效的“虛擬”門(mén)

內(nèi)部6T電池互連使用唯一的“交叉耦合”層（在M0通孔水平）

流程開(kāi)發(fā)早期的DTCO分析利用TCAD仿真工具來(lái)表示材料光刻圖案，材料沉積和（選擇性）蝕刻輪廓。這項(xiàng)早期的優(yōu)化工作可洞悉所需的工藝窗口以及預(yù)期的材料尺寸和電性能，包括可優(yōu)化自由載流子遷移率的溝道應(yīng)變。

隨后的寄生提取與器件模型合并，可以為新工藝進(jìn)行初步的功率/性能測(cè)量，并結(jié)合器件布局區(qū)域進(jìn)行完整的PPA評(píng)估。下圖（比較忙）提供了上述SRAM位單元的DTCO分析的可視化。

總結(jié)

在IEDM上，Synopsys TCAD團(tuán)隊(duì)基于CFET器件拓?fù)浣Y(jié)構(gòu)窺視了“ 1nm”節(jié)點(diǎn)的特性，其中一個(gè)pFET納米片低于兩個(gè)nFET納米片。還假定有埋入式電源軌。光刻假設(shè)基于（高數(shù)值孔徑）EUV的利用，例如39nm CPP（帶有COAG）和19nm M0金屬間距。相對(duì)于PU：PD：PG的相對(duì)驅(qū)動(dòng)強(qiáng)度以及內(nèi)部交叉耦合互連層，均采用了獨(dú)特的SRAM位單元設(shè)計(jì)方法。

DTCO分析的結(jié)果表明，1nm CFET節(jié)點(diǎn)確實(shí)可以保持較高的晶體管密度，接近10 ** 9晶體管/ mm ** 2。看到此預(yù)測(cè)如何演變將非常有趣。

原文標(biāo)題：1nm節(jié)點(diǎn)的猜想

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