北京-1月22日，由ODCC(開放數據中心委員會)主辦的2026超節(jié)點大會在北京順利舉辦。本次大會圍繞超節(jié)點部件、超節(jié)點協(xié)議、超節(jié)點管理、超節(jié)點應用四大板塊，邀請頭部互聯(lián)網廠商、通信、行業(yè)客戶、設備制造等行業(yè)大咖齊聚北京帶來深入產業(yè)的一線洞察。奇異摩爾作為ODCC核心成員單位發(fā)表主題演講《超節(jié)點協(xié)議的需求與挑戰(zhàn)：芯粒技術如何加速破局》，提及了超節(jié)點系統(tǒng)互聯(lián)所面臨的嚴峻協(xié)議挑戰(zhàn)，并系統(tǒng)性地闡釋了芯粒技術如何為這一關鍵瓶頸提供創(chuàng)新性的解決方案與發(fā)展路徑。

作為對奇異摩爾公司貢獻的認可，在本次大會的超節(jié)點推進計劃發(fā)布儀式上，奇異摩爾被正式授予 “超節(jié)點推進計劃成員單位” 殊榮。同時，公司聯(lián)合創(chuàng)始人?？|受聘擔任 “超節(jié)點推進計劃專家成員” 。這一雙重身份標志著奇異摩爾將從組織與實踐雙重層面，更深入地與超節(jié)點應用領域伙伴攜手，共同推進高性能超節(jié)點基礎設施的構建與創(chuàng)新。

奇異摩爾持續(xù)積極參與到超節(jié)點標準的建設中。2023年開始，奇異摩爾作為最早批生態(tài)成員參與到由中國移動主導的OISA1.0協(xié)議制定工作中，奠定超節(jié)點互聯(lián)基礎。2024年，公司參與由ODCC(開放數據中心委員會)牽頭的ETH-X協(xié)議制定，并正式加入UALink聯(lián)盟，持續(xù)拓展生態(tài)互通性。2025年，公司參與OISA2.0協(xié)議制定，全線產品均支持OISA標準，并建立OISA驗證平臺，著力推動標準落地。同年支持SUE標準，并加入ESUN工作組。

MoE模型訓推對

超節(jié)點的核心需求與挑戰(zhàn)

MoE模型通過稀疏激活連接千億到萬億級參數專家網絡，其路由計算模式導致專家并行依賴于全局All-to-All通信。這要求高速互聯(lián)的超節(jié)點架構支撐數據(Token、激活值、KV-Cache)在各專家GPU間的高頻交換，通信帶寬與延遲成為系統(tǒng)性能的決定性瓶頸。

帶寬需求的剛性增長

在512卡超節(jié)點內：互聯(lián)帶寬需求達數百GB/s級，為MoE專家并行的帶寬要求。

1024卡及以上大規(guī)模集群：帶寬需求躍升至TB/s級，成為影響擴展性的關鍵基礎設施瓶頸。

端到端延遲的嚴苛要求

All-to-All通信占比超過計算周期的 5-10%，即觸發(fā)系統(tǒng)效率非線性下降的臨界點。為維持效率，端到端通信時延需控制在微秒級(<10 μs)，對互聯(lián)架構提出極限挑戰(zhàn)。

訓練影響：通信耗時高引發(fā)尾延遲，導致多數GPU等待少數卡，整體訓練迭代時間被拉長，MFU顯著降低。

推理影響：首Token延遲對網絡RTT極度敏感，逐Token的串行依賴使任何微小網絡延遲被放大累積，直接損害用戶體驗與系統(tǒng)吞吐量。

網絡流量與優(yōu)化路徑

MoE動態(tài)路由產生海量小數據包，要求網絡具備極低的協(xié)議開銷以避免有效帶寬被吞噬。采用量化(如FP8)、稀疏化及壓縮技術，可直接減少50%-90%的通信量，是應對此挑戰(zhàn)的核心技術方向。

超節(jié)點協(xié)議的現(xiàn)狀和挑戰(zhàn)

AI快速演進與硬件標準迭代的“時差”

當前挑戰(zhàn)的根源在于 “軟節(jié)奏”與“硬周期”的錯配。AI模型架構(如從Dense模型向MoE專家模型方向探索)與算力需求正以“季度”甚至“月”為單位演進，要求互聯(lián)協(xié)議必須支持近乎線性的萬卡級擴展能力。然而，從標準制定、芯片流片到生態(tài)成熟的硬件迭代周期，往往以“年”計。這種“時差”導致最先進的AI構想，常受限于當前可用互聯(lián)技術的天花板，形成發(fā)展瓶頸，互聯(lián)成本高昂。

生態(tài)博弈：

私有確定性 vs. 開放靈活性的兩難

私有協(xié)議之路：以特定廠商技術棧為核心的私有協(xié)議，通過芯片與網絡的垂直整合，在性能、延遲與確定性達到不錯的性能，但生態(tài)封閉;用戶面臨供應商鎖定，議價能力減弱，且整個體系的創(chuàng)新步伐完全依賴于單一廠商的技術路線圖。

開放協(xié)議之路：生態(tài)潛力大，廠商共建標準，打破壟斷，實現(xiàn)跨品牌設備的互操作性，給予用戶更多選擇。但生態(tài)之間依賴多方深度技術協(xié)同，導致短期內多種標準并行的情況仍將持續(xù)，碎片化問題難以迅速解決。當前跨廠商、跨集群的互聯(lián)互通成本居高不下。比如芯片廠商需要為不同的協(xié)議設計不同的接口和兼容層，增加芯片開發(fā)面積、功耗和研發(fā)復雜度。

奇異摩爾在超節(jié)點領域的核心優(yōu)勢

針對上述行業(yè)痛點，奇異摩爾業(yè)內首創(chuàng)通用超節(jié)點互聯(lián)芯粒Kiwi G2G IOD旨在為紛繁復雜的國產AI芯片生態(tài)提供了一個統(tǒng)一的 “互聯(lián)底座” 。通過技術架構革新，芯粒將互聯(lián)功能專用化，讓主算力芯片可專注于計算。

從行業(yè)背景看，目前芯?；A條件已經成熟，主要表現(xiàn)在以下四個方面：

1英偉達、AMD等多家頭部廠商的計算芯片廣泛轉向芯粒架構;

2異構集成技術日趨成熟;

3D2D接口標準化;

4部分先鋒廠商已采用超節(jié)點互聯(lián)芯粒(如Rubin中的NVLink Fusion及Ascend中的Nimbus)。

(NVLink融合：xPU通過 NVLink Chiplet訪問 NVLink)

隨著超節(jié)點未來往512-1024卡互聯(lián)規(guī)模演進，相比傳統(tǒng)的計算芯片集成IP的方式，超節(jié)點互聯(lián)芯粒有望憑借其和計算完全解耦、靈活配置芯粒數目的物理形態(tài)優(yōu)勢，僅使用非先進工藝節(jié)點，也能將xPU互聯(lián)帶寬最大提升至2TBbps，超越NVLink 5.0 的1.8TB的帶寬性能。(基于UCIe 32Gbps/Lane，Serdes 112Gbps/Lane假設)。

此外，集成超節(jié)點IP的方案通常會占用計算Die 20-30%的工藝面積，面對未來參數規(guī)模更大、并行計算更復雜的大模型趨勢，將寶貴面積留給計算核心已成為下一代xPU芯片的關鍵設計考量。Kiwi超節(jié)點互聯(lián)芯粒通過和計算Die解耦的方式，占用計算Die的面積僅為1~2mm2(UCIe Adv)，10~20mm2(UCIe Std)，極大優(yōu)化計算面積利用率。

(超節(jié)點IP vs 超級點互聯(lián)芯粒計算面積占用)

奇異摩爾持續(xù)推進超節(jié)點以太鏈路效率

標準的以太網IP/UDP 報頭是為異構芯片網絡而設計的，然而Scale-up超節(jié)點互聯(lián)使用的是域內同構芯片聯(lián)接方式，以小包傳輸占主流流量，所以使用傳統(tǒng)標準的以太網IP/UDP報文對于超節(jié)點同構網絡來說是一種負擔。奇異摩爾持續(xù)賦能OISA 超節(jié)點互聯(lián)生態(tài)，聯(lián)合生態(tài)合作伙伴通過去除MAC以及IP報文頭中的冗余字段以及在同構網絡中非必須的字段,對Scale-up網絡報文頭進行了優(yōu)化, 使其報文傳輸開銷相比標準的ETH/IP/UDP報文封裝有顯著的提升。

(以太鏈路效率對比 )

綜合而言，超節(jié)點芯粒在互聯(lián)帶寬方面擴展性能更優(yōu)，研發(fā)成本更低、研發(fā)周期也更短，且具備更強的靈活性，能支持不同的協(xié)議包括SUE、OISA、ETH-X，和未來其他主流協(xié)議，從而滿足不同廠商不同場景的需求，在生態(tài)百花齊放的Scale Up系統(tǒng)中支持多協(xié)議類型及其升級，從而降低持續(xù)研發(fā)難度和開發(fā)成本。

從當前整個AI產業(yè)鏈發(fā)展看，模型的復雜化帶來諸多新瓶頸，單純堆砌硬件已經較難大幅提升訓練效率，而硬件面臨摩爾定律失效，硬件紅利急速衰減的情況，僅依靠原本各環(huán)節(jié)“單點技術創(chuàng)新”的模式，很難滿足AI大模型的訓練需求。在此背景下，軟硬件全棧協(xié)同的新范式成為趨勢，其將對算力的實際轉化效率、商業(yè)落地的成本和速度有極大提升，有效幫助大模型的快速迭代，也是AI產業(yè)走向成熟和深化的必由之路。