GAL（Generic Array Logic， GAL，通用數(shù)組邏輯）以PAL（可編程數(shù)組邏輯，PLD的一種）為基礎(chǔ)，此是由萊迪思半導(dǎo)體公司所發(fā)明，GAL的特性與PAL相同，不過(guò)PAL的電路配置、配置只能進(jìn)行一次的程序刻錄，不能再有第二次，而GAL則可反復(fù)對(duì)電路配置、配置進(jìn)行刻錄、清除、再刻錄、再清除。

這種可重復(fù)刻錄的特性，讓GAL在研發(fā)過(guò)程時(shí)的試制階段（prototyping stage）特別好用，一旦在邏輯電路的設(shè)計(jì)上發(fā)現(xiàn)有任何程序錯(cuò)誤，若是用GAL就能以重新刻錄的方式來(lái)修正錯(cuò)誤。 此外，GAL也可以用PAL的刻錄器來(lái)進(jìn)行刻錄及再刻錄。 還有PEEL（Programmable Electrically Erasable Logic），與GAL類似，PEEL由International CMOS Technology公司提出。 CPLD

PAL、GAL僅適合用在約數(shù)百個(gè)邏輯門所構(gòu)成的小型電路，若要實(shí)現(xiàn)更大的電路，則適合用CPLD（Complex PLD，復(fù)雜型PLD），一顆CPLD內(nèi)等于包含了數(shù)顆的PAL，各PAL（邏輯區(qū)塊）間的互接連線也可以進(jìn)行程序性的規(guī)劃、刻錄，運(yùn)用這種多合一（All-In-One）的集成作法，使一顆CPLD就能實(shí)現(xiàn)數(shù)千個(gè)，甚至數(shù)十萬(wàn)個(gè)邏輯門才能構(gòu)成的電路。 有些CPLD可以用PAL的刻錄器來(lái)進(jìn)行刻錄，但這種刻錄方式對(duì)經(jīng)常有數(shù)百只接腳的CPLD來(lái)說(shuō)并不方便。

另一種刻錄方式是CPLD已焊于印刷電路板上，之后透過(guò)額外的臨時(shí)外接，或原有線路的內(nèi)接，使CPLD與個(gè)人電腦間能獲取連線，由個(gè)人電腦以串列或并行方式將新的刻錄資料發(fā)送到CPLD上，而CPLD內(nèi)部也具有解碼電路能對(duì)接收到的資料進(jìn)行還原解析，之后再進(jìn)行重新的刻錄，以此方式讓CPLD內(nèi)的程序獲得更新。 FPGA

FPGA（Field Programmable Gate Array，F(xiàn)PGA），場(chǎng)式可編程閘數(shù)組或現(xiàn)場(chǎng)可編程閘數(shù)組，是以閘數(shù)組（Gate Array）技術(shù)為基礎(chǔ)所發(fā)展成的一種PLD。 FPGA運(yùn)用一種邏輯門式的網(wǎng)格（Grid），這種網(wǎng)格與普通的「閘數(shù)組」相類似，網(wǎng)格可以在FPGA芯片出廠后才進(jìn)行配置配置的程序性規(guī)劃。 FPGA通常也可以在焊接后再進(jìn)行程序刻錄、變更的工作，這某種程度上與大型的CPLD相似。

絕大多數(shù)的FPGA，其內(nèi)部的程序配置配置是易失性的，所以在設(shè)備重新獲得電力后，就必須將配置配置內(nèi)容重新加載（re-load）到FPGA中，或者期望改變FPGA內(nèi)的配置配置時(shí)，也必須進(jìn)行重新加載的動(dòng)作。 FPGA與CPLD都很適合用在特殊、特定的工作上，這是以此類芯片的技術(shù)本質(zhì)來(lái)做為合適性的考量，然而有時(shí)在以經(jīng)濟(jì)性為主的權(quán)衡評(píng)估下也適合使用FPGA、CPLD，或者有時(shí)也會(huì)以工程師的個(gè)人偏好與經(jīng)驗(yàn)來(lái)決定。

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原文標(biāo)題：三類主要的可編程邏輯器件

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