在2021年國際固態(tài)電路會議（ISSCC）的開幕演講中，臺積電董事長劉德音以《揭秘創(chuàng)新未來》為主題，談及許多引領(lǐng)芯片發(fā)展的創(chuàng)新技術(shù)。

半導體創(chuàng)新是驅(qū)動現(xiàn)代科技進步的關(guān)鍵。劉德音認為，半導體制程微縮腳步并未減緩，集成電路的晶體管密度、性能和功耗仍在持續(xù)進步，理想情況下，硬件創(chuàng)新應(yīng)像編寫軟件代碼一樣容易。

劉德音不僅透露了臺積電先進3nm工藝的研發(fā)進度提前，而且討論了包括EUV、新晶體管、新材料、芯片封裝、小芯片、系統(tǒng)架構(gòu)等一系列通向未來的突破性半導體技術(shù)。在這些技術(shù)驅(qū)動下，芯片工藝節(jié)點路線圖能保持每兩年大約2倍的能效性能提升。

對此次演講的重點信息進行系統(tǒng)梳理，全文如下：

一、7nm：半導體史上的重要分水嶺

劉德音在演講中說，從2018年開始量產(chǎn)的7nm邏輯技術(shù)是半導體史上的一個分水嶺，標志著當時世界上最先進的半導體技術(shù)首次被所有半導體公司廣泛使用。

這一分水嶺時刻帶來了跨廣泛應(yīng)用領(lǐng)域的變革產(chǎn)品，包括5G芯片、GPU、網(wǎng)絡(luò)、游戲和汽車。

例如，AMD EYPC Gen2處理器結(jié)合了新的芯片架構(gòu)和7nm技術(shù)，為數(shù)據(jù)中心提供了創(chuàng)紀錄的低功耗高性能計算。與上一代相比，其7nm芯片性能提高了2倍以上，或功耗降低50%。

采用7nm工藝的NVIDIA A100 AI加速器，其性能提升20倍甚至更多，效果更加顯著。這種創(chuàng)新的數(shù)據(jù)中心解決方案可以大幅降低總擁有成本，占用空間更小，并提供更高效的計算。

如今臺積電7nm技術(shù)已應(yīng)用于市場上超過150種產(chǎn)品。截至去年8月20日，臺積電7nm芯片出貨量突破10億大關(guān)，足夠覆蓋13個曼哈頓城市街區(qū)。

“這是技術(shù)應(yīng)用民主化的趨勢，我們將繼續(xù)穩(wěn)步推進芯片級擴展、EUV增強，以及各種器件增強技術(shù)，如高遷移率溝道?！眲⒌乱粽f。

二、3nm：臺積電進度超預(yù)期

劉德音特別提到，或許有人認為芯片技術(shù)的進步正在放緩，但臺積電的產(chǎn)品數(shù)據(jù)顯示，在相同速度或速度增益、相同的功耗和邏輯密度下，功耗降低的速度保持不變。

據(jù)他透露，臺積電3nm進展順利，甚至比預(yù)期進度超前一些。

臺積電此前公開數(shù)據(jù)顯示，與目前最先進的商用5nm芯片相比，3nm芯片的邏輯密度將提高75%，效率提高15%，功耗降低30%。

其3nm芯片將于今年晚些時候試產(chǎn)，預(yù)計將在2022年下半年開始商業(yè)化生產(chǎn)。

劉德音說，產(chǎn)學界一直密切合作，通過創(chuàng)新的晶體管結(jié)構(gòu)、新材料、新系統(tǒng)架構(gòu)和3D封裝等技術(shù)來維系超越3nm的技術(shù)進步。

下面，讓我們來看看其中的一些創(chuàng)新。

三、EUV：電源功率提高至350W

光刻技術(shù)是推動晶體管密度提升的關(guān)鍵技術(shù)。近年來，極紫外（EUV）光刻技術(shù)的創(chuàng)新突破了193nm浸入式光刻技術(shù)的分辨率瓶頸。

相比采用多重圖案化、多次曝光方式，EUV光刻技術(shù)能使用較少層數(shù)的光罩，提供了更高的圖案保真度，并減少了過程復(fù)雜性和缺陷率，從而縮短周期時間、提高生產(chǎn)效率。

可以公平地說，隨著EUV光刻技術(shù)的引入，分辨率將不再像過去那樣限制設(shè)備技術(shù)。相反，光刻吞吐量及其他半導體挑戰(zhàn)上升為熱門話題。

如何抵消EUV能耗的增加，并將模式的總成本降低到與可控模式相當甚至更低的水平，是至關(guān)重要的。

EUV吞吐量的一個關(guān)鍵指標是電源功率。一個EUV光束發(fā)出后，只有不到2%的光線能保留下來，要降低成本，則需要光源足夠強，中心焦點功率達到250W。

而據(jù)劉德音透露，臺積電EUV光源技術(shù)穩(wěn)步發(fā)展，現(xiàn)在其電源功率已達到350W，可支持5nm芯片量產(chǎn)，并為3nm、2nm的發(fā)展鋪平了道路。

四、晶體管：5nm引入新材料，2nm轉(zhuǎn)向GAA

隨著時間推移，光刻成本逐漸降低，新的晶體管結(jié)構(gòu)和新材料也出現(xiàn)一些重大突破。

出于量產(chǎn)考慮，臺積電在5nm和3nm節(jié)點均采用鰭式場效應(yīng)晶體管（FinFET）結(jié)構(gòu)，但在材料上有所創(chuàng)新。

臺積電在5nm節(jié)點引入一種高遷移率溝道（high mobility channel，HMC）晶體管，將鍺整合到晶體管的鰭片（Fin）中，而導線也利用鈷與釕材料來持續(xù)挑戰(zhàn)物理極限。

在3nm制程之后，臺積電將在其2nm制程中采用更復(fù)雜的環(huán)繞柵極晶體管（gate-all-around，GAA）的納米片（nanosheet）結(jié)構(gòu)，提供相較FinFET更強的載流能力，持續(xù)優(yōu)化芯片性能和功耗。

與前幾代技術(shù)相比，納米片晶體管實現(xiàn)了減少漏端引入的勢壘降低（DIBL效應(yīng)）和更好的亞閾值擺幅（subthreshold swing），以提高電路性能，為SRAM帶來更低的供電電壓，可提供0.46V的可靠快取操作。

隨著芯片上快取的需求越來越高，能將耗電降低到0.5V以下，將有助于改善芯片的整體功耗。

臺積電已宣布將在臺灣新竹建立一家晶圓廠，生產(chǎn)2nm芯片，但該公司尚未公布2nm制程的確切研發(fā)時間表。

五、DTCO：提升晶體管密度新思路

在過去幾代技術(shù)中，臺積電采用了設(shè)計-技術(shù)協(xié)同優(yōu)化（Design & Technology Co-Optimization，DTCO）的概念，或者將DTCO與固有縮放相結(jié)合的方法，來實現(xiàn)所需的邏輯密度和降低成本。

DTCO將原本各自孤立的設(shè)計與制造思維轉(zhuǎn)為一種合作體制，能維持每一節(jié)點邏輯密度穩(wěn)步提升1.8倍，芯片尺寸縮小35%至40%。這種模式為系統(tǒng)級芯片（SoC）設(shè)計的重要領(lǐng)域帶來進展。

劉德音預(yù)計DTCO的貢獻將在今后的說明中繼續(xù)增加。

六、新材料：低維材料取得重大突破

臺積電也在尋找新的領(lǐng)域繼續(xù)進軍。我們在許多技術(shù)領(lǐng)域看到了有前途的研究。例如，低維材料，包括六方氮化硼（hexagonal boron nitride，hBN）等2D層狀材料，在前端和后端都有很多機會。

據(jù)劉德音了解，低維材料近年來已經(jīng)取得了重大突破。例如，臺積電與多家學術(shù)團隊合作成功地在2英寸晶圓襯底上外延生長單晶六方氮化硼（hBN）單層薄膜。這項研究發(fā)表在2020年3月的國際學術(shù)期刊《自然》上。

碳納米管（CNT）也是未來晶體管的潛在候選者之一。臺積電兩個月前在IEDM上發(fā)表的一篇論文展示了其在碳納米管溝道上的突破。臺積電研發(fā)了獨特的工藝流程來為碳納米管提供high-K電介質(zhì)等效柵極氧化物，適合于10nm柵極長度的晶體管。

此外，還有銅、硅鍺、半氧化物及更多的新型材料將被引入晶體管制造，且并不局限于前端設(shè)備。

七、小芯片：面向特定領(lǐng)域的更優(yōu)方案

先進的晶體管技術(shù)不僅提高性能和能效，而且還提供了必要的空間來增加功能，并在架構(gòu)、應(yīng)用和軟件方面進行創(chuàng)新。

特定領(lǐng)域的GPU架構(gòu)和應(yīng)用處理器需要額外的晶體管來執(zhí)行專門的功能。今天，最先進的單顆GPU有超過500億個晶體管。

在系統(tǒng)層面，臺積電的InFo、CoWoS、SoIC技術(shù)等多種解決方案，為封裝系統(tǒng)的晶體管數(shù)量增加至3000億開辟了道路。

劉德音不打算詳細介紹臺積電的3DFabric技術(shù)是如何工作的。他想指出的是，芯片業(yè)已不再只關(guān)注單個芯片，而是開始將單個芯片集成到系統(tǒng)中。這也被稱之為小芯片（chiplet）。

最近小芯片已經(jīng)成為一個非常熱門的話題。劉德音說，在小芯片變得“很酷”之前，就已經(jīng)有很多人投入相關(guān)研發(fā)。

SoC不再是唯一的最佳系統(tǒng)，多個小芯片封裝在一起將發(fā)揮越來越重要的作用。這些小芯片可以在各自技術(shù)方面實現(xiàn)最優(yōu)化，從而提高性能、能效、密度、成本和功能。

這可以概念化為特定領(lǐng)域技術(shù)（domain specific technology）的方法。特定領(lǐng)域的技術(shù)根據(jù)應(yīng)用的特性，以適當?shù)某杀緸榉庋b系統(tǒng)提供適當?shù)男阅芩健?/p>

八、系統(tǒng)集成：I/O密度增長10000倍成為可能

劉德音強調(diào)3D系統(tǒng)結(jié)構(gòu)是讓技術(shù)朝著正確方向發(fā)展的關(guān)鍵推手。臺積電SoIC的最新進展包括3DFabric，該技術(shù)可將多個芯片堆疊封裝在一起。

下圖展示了一個通過臺積電SoIC和低溫鍵合將12個裸晶堆疊的例子，總厚度不到600μm，右側(cè)是該12層堆疊SoIC的X光影像。

“看看這完美的排列……”劉德音在展示3D堆疊結(jié)構(gòu)的X光影像感嘆道。

這里，增加芯片之間的I/O密度是增加峰值帶寬和減少傳輸能耗的關(guān)鍵。

今天的計算系統(tǒng)面臨著帶寬不足的問題。最近的數(shù)據(jù)顯示，峰值吞吐量平均每兩年增長1.8倍，而峰值帶寬每兩年增長僅約1.6倍。

顯然，帶寬不足的問題仍然存在。最有效的規(guī)范是增加I/O數(shù)量，幸運的是，I/O互連密度還有很大的發(fā)展空間。

在過去的10年里，芯片互連密度快速發(fā)展，通過使用SoIC及其未來的擴展，包括單片三維集成、系統(tǒng)集成封裝，密度有可能再提高10000倍。

為了提高系統(tǒng)吞吐量，我們需要更多的晶體管、更多的內(nèi)存，以及晶體管和存儲器之間更多的互連。

另一方面，內(nèi)存從一端到另一端在系統(tǒng)堆棧中進行了優(yōu)化，以提高能效。

劉德音僅展示了從封裝到單片3D集成技術(shù)來實現(xiàn)這一點的幾個例子，可以看到，這些技術(shù)越來越多地融合在一起。

片上存儲也使存內(nèi)計算成為一種新的計算方式，無論各種技術(shù)方法有何不同，能效都是最重要的計算目標。

為了滿足高性能計算對內(nèi)存帶寬及移動應(yīng)用對低功耗內(nèi)存訪問的需求，降低內(nèi)存訪問帶來的能耗也將是核心優(yōu)化方向。

臺積電認為需要用高級封裝技術(shù)將邏輯芯片和內(nèi)存芯片集成方面進行創(chuàng)新，還需解決散熱問題，為未來高密度集成芯片開發(fā)熱解決方案。

結(jié)語：先進技術(shù)走向民主化

總之，在過去的15年里，芯片行業(yè)已經(jīng)交付了新的性能水平、更低功耗的計算，實現(xiàn)了每兩年大約2倍的能效、性能提升。

劉德音說，目前正大規(guī)模生產(chǎn)的臺積電最新5nm技術(shù)、3nm技術(shù)節(jié)點均在實現(xiàn)同樣節(jié)奏的進步。

隨著芯片產(chǎn)學界繼續(xù)合作，在包括材料、設(shè)備、電路設(shè)計、系統(tǒng)封裝、架構(gòu)設(shè)計在內(nèi)的多種創(chuàng)新驅(qū)動下，這種趨勢正延續(xù)向未來。

歷史已經(jīng)證明，技術(shù)一開始掌握在少數(shù)人手中，但最終其成果將由大多數(shù)人享用。他認為培育一個廣泛的設(shè)計生態(tài)系統(tǒng)是非常重要的，它可以降低進入門檻，釋放出大量的創(chuàng)新。

“理想情況下，硬件創(chuàng)新應(yīng)該像編寫軟件代碼一樣容易。當這種情況發(fā)生時，我們將看到應(yīng)用程序和系統(tǒng)設(shè)計的又一次復(fù)興。我們才剛剛開始?！眲⒌乱粽f。
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