關(guān)于HDL和行為語(yǔ)句：《一》

1. Verilog HDL和VHDL中，HDL的英文解釋?zhuān)s寫(xiě)拼詞）是：

Verilog HDL（Verilog Hardware Description Language），這里的D是描述Description的首字母。

VHDL（Very High-Speed Integrate Circuit Hardware Description Language），這里的D也是描述的首字母。

也就是說(shuō)，HDL的D，是描述的意義。HDL也就是硬件描述語(yǔ)言。

2. 為了支持Soc的驗(yàn)證，支持?jǐn)?shù)模混合，新的System Verilog加入了HVL（Hardware Verification Language），即硬件驗(yàn)證語(yǔ)言。

3. 合并之前的硬件描述語(yǔ)言功能，稱(chēng)為HDVL（Hardware Description and Verification Language）

4. 之后EDA，還可能將Design for X的更多功能引入語(yǔ)句，為了不至于在增加縮寫(xiě)詞的長(zhǎng)度，現(xiàn)代的EDA文獻(xiàn)會(huì)議中，稱(chēng)HDL為（Hardware Design Language），即硬件設(shè)計(jì)語(yǔ)言。這就涵蓋了 EDA語(yǔ)言之后的各種DFx功能。

關(guān)于HDL和行為語(yǔ)句：《二》

1. 行為語(yǔ)句Behaviour Statements，是EDA的一次飛躍。它描述電路的外在行為，而不必描述電路的動(dòng)作細(xì)節(jié)。

2. 電路的動(dòng)作和實(shí)現(xiàn)細(xì)節(jié)，交給EDA自動(dòng)完成，從而解放了設(shè)計(jì)者。

3. 因此，國(guó)外教程解釋?zhuān)袨檎Z(yǔ)句描述電路“What do”，而不需要描述“How to do”。

4. Verilog對(duì)行為語(yǔ)句的描述有特定的要求：

《1》。 行為語(yǔ)句必須放置在一個(gè)特定的語(yǔ)法架構(gòu)中，EDA才對(duì)其進(jìn)行處理（識(shí)別為需要綜合的行為）；這個(gè)特定語(yǔ)法架構(gòu)，稱(chēng)為行為體（Behaviour Body）

《2》。 Verilog語(yǔ)法提供兩個(gè)行為體，一個(gè)是循環(huán)行為體（Cycle-Behaviour body）；一個(gè)是初始化行為體（Initial -Behaviour body）

《3》。 我們知道并常使用的always語(yǔ)句塊，就是循環(huán)行為體。Verilog的行為語(yǔ)句，只有放置在它的beginj-end塊之中，才能夠被EDA識(shí)別。

5. Verilog的行為語(yǔ)句另一個(gè)要素是：行為語(yǔ)句驅(qū)動(dòng)的信號(hào)，必須聲明為reg。這里的reg是一個(gè)EDA工具的一個(gè)軟件對(duì)象，并不一定是真的會(huì)綜合為Register。

6. Verilog行為語(yǔ)句的第三個(gè)要素是：非綜合目的描述時(shí)，需要信號(hào)敏感表支持，非綜合目的時(shí)，循環(huán)行為體將在電腦中執(zhí)行算法，僅僅當(dāng)信號(hào)敏感表中列出的信號(hào)發(fā)生變更時(shí)，非綜合目的的軟件才執(zhí)行一次該行為體，從而減輕CPU開(kāi)銷(xiāo)。

7. 但Verilog的信號(hào)敏感表，有時(shí)也與綜合有關(guān)（VHDL與綜合無(wú)關(guān)）。即信號(hào)敏感表中若有而且有一個(gè)沿敏感信號(hào)，在循環(huán)體中未被引用，則Verilog將為之綜合一個(gè)寄存器，用這個(gè)寄存器捕獲行為體中的所有輸出信號(hào)，并用唯一未被引用的沿敏感信號(hào)作為時(shí)鐘。

一定要實(shí)際做一遍，才能得到體驗(yàn)。所以再次引用林彪的那句話(huà)：

“理解的要執(zhí)行”

“暫時(shí)不理解的也要執(zhí)行”

“在執(zhí)行中加深理解”

加油，各位！

原文標(biāo)題：關(guān)于HDL和行為語(yǔ)句

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