在Verilog中有兩種類型的賦值語句：阻塞賦值語句（“=”）和非阻塞賦值語句（“<=”）。正確地使用這兩種賦值語句對于Verilog的設(shè)計(jì)和仿真非常重要。

Verilog語言中講的阻塞賦值與非阻塞賦值，但從字面意思來看，阻塞就是執(zhí)行的時候在某個地方卡住了，等這個操作執(zhí)行完在繼續(xù)執(zhí)行下面的語句，而非阻塞就是不管執(zhí)行完沒有，我不管執(zhí)行的結(jié)果是什么，反正我繼續(xù)下面的事情。而Verilog中的阻塞賦值與非阻塞賦值正好也是這個意思，通過執(zhí)行一個例子，就可以簡單地明白了：
1、阻塞賦值可以理解為語句的順序執(zhí)行，因此語句的執(zhí)行順序很重要
2、非阻塞賦值可以理解為語句的并行執(zhí)行，所以語句的執(zhí)行不考慮順序
3、在assign的結(jié)構(gòu)中，必須使用的是阻塞賦值

也就是說：

阻塞：在本語句中“右式計(jì)算”和“左式更新”完全完成之后，才開始執(zhí)行下一條語句；
非阻塞：當(dāng)前語句的執(zhí)行不會阻塞下一語句的執(zhí)行。

下面給出實(shí)例來說明：

給出相應(yīng)的案例來幫助理解：

module prj1(in,b,c,d,clk,rst_n);

input in;
input clk;
input rst_n;
output b,c,d;
reg b,c,d;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        b <=0;
        c <=0;
        d <=0;
    end
    else begin
        b <=in;
        c <=b;
        d <=c;
        end
    end
endmodule

這個目的是為了展示非阻塞賦值過程中的時序變化，對應(yīng)的RTL電路圖和仿真波形如下圖：

從仿真圖可以看書，b,c,d是在每個時鐘后依次傳遞的，如果采用阻塞賦值，如果in改變，那么b,c,d立刻改變，這個就在這里不給出仿真。

阻塞賦值和非阻塞賦值的另外一個區(qū)別在于綜合的時候，如果輸出只有d，bc作為中間變量，阻塞賦值在綜合的過程中會自動省略掉中間過程。給出如下仿真，理解更為清楚

module prj1(in,b,c,clk,rst_n);

input in;
input clk;
input rst_n;
output b,c;
reg b,c, e,f, m,n;
/* <= */
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) b <=0;
    else begin
        e <=in;
        f <=e;
        b <=f;
        end
    end
/* = */
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) c=0;
    else begin
        m = in;
        n = m;
        c = n;
        end
    end    
endmodule

綜合后結(jié)果如圖，可以看出，采用阻塞賦值，綜合后的邏輯單元只有一個，中間變量m,n直接省去了。

下面我們來看看兩者代碼之間到底是怎么運(yùn)行的。

（1）對于阻塞賦值的情況：

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) c=0;
    else begin
        m = in;
        n = m;
        c = n;
        end
    end

always語句塊對Clk的上升沿敏感，當(dāng)發(fā)生Clk 0～1的跳變時，執(zhí)行該always語句。

在begin...end語句塊中所有語句是順序執(zhí)行的，而且最關(guān)鍵的是，阻塞賦值是在本語句中“右式計(jì)算”和“左式更新”完全完成之后，才開始執(zhí)行下一條語句的。

在本例中，in的值賦給m以后，再執(zhí)行n = m；同樣在n的值更新以后，才執(zhí)行c = n。這樣，最終的計(jì)算結(jié)果就是in = c。也就是說時鐘上升沿到來的時候，整個語句塊執(zhí)行完后，in，m,n,c的值都是一樣的，這也就是我們前面說的，in變化之后，m,n,c都跟著變化。所有的語句執(zhí)行完以后，該always語句等待Clk的上升沿，從而再一次觸發(fā)begin...end語句。

總結(jié)

完成阻塞賦值的過程為:首先計(jì)算等號右邊表達(dá)式的結(jié)果；接著這個結(jié)果存入仿真系統(tǒng)的內(nèi)部臨時寄存器中，這個寄存器也稱為賦值事件隊(duì)列和調(diào)度的臨時寄存器。如果賦值時沒有延遲信息，則這個事件立即被調(diào)度執(zhí)行。

（2）對于非阻塞賦值的情況

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) b <=0;
    else begin
        e <=in;
        f <=e;
        b <=f;
        end
    end

首先執(zhí)行e <= in，產(chǎn)生一個更新事件，將in的當(dāng)前值賦給e，但是這個賦值過程并沒有立刻執(zhí)行，而是在事件隊(duì)列中處于等待狀態(tài)。

然后執(zhí)行f <= e，同樣產(chǎn)生一個更新事件，將e的當(dāng)前值（注意上一語句中將in值賦給e的過程并沒有完成，e還是舊值）賦給f，這個賦值事件也將在事件隊(duì)列中處于等待狀態(tài)。

再執(zhí)行b <= f，產(chǎn)生一個更新事件，將f的當(dāng)前值賦給b，這個賦值事件也將在事件隊(duì)列中等待執(zhí)行。

這時always語句塊執(zhí)行完成，開始對下一個Clk上升沿敏感。也就是說，使用非阻塞賦值方式進(jìn)行賦值時，各個賦值語句同步執(zhí)行；因此，通常在一個時鐘沿對臨時變量進(jìn)行賦值，而在另一個時鐘沿對其進(jìn)行采樣。

那么什么時候才執(zhí)行那3個在事件隊(duì)列中等待的事件呢？只有當(dāng)當(dāng)前仿真時間內(nèi)的所有活躍事件和非活躍事件都執(zhí)行完成后，才開始執(zhí)行這些非阻塞賦值的更新事件。這樣就相當(dāng)于將in、e和f的值同時賦給了e、f和b。

注：

*仿真器首先按照仿真時間對事件進(jìn)行排序，然后再在當(dāng)前仿真時間里按照事件的優(yōu)先級順序進(jìn)行排序。

*活躍事件是優(yōu)先級最高的事件。在活躍事件之間，它們的執(zhí)行順序是隨機(jī)的。阻塞賦值（=）、連續(xù)賦值（assign）以及非阻塞賦值的右式計(jì)算等都屬于活躍事件。

總結(jié) ：

非阻塞語句的執(zhí)行過程為：首先，它會把非阻塞賦值放入調(diào)度隊(duì)列中；接著，仿真工具開始執(zhí)行下一條語句而不等待當(dāng)前這條語句執(zhí)行完畢。也就是說，先計(jì)算出等號右邊表達(dá)式的結(jié)果，再把這個結(jié)果的賦值操作保存在事件隊(duì)列中，等輪到事件被調(diào)度的時候，把這個結(jié)果賦值給等號左邊。如果沒有指定等號右邊的延遲，賦值的操作會發(fā)生在當(dāng)前時間單位的最后時刻。

知道了阻塞賦值和非阻塞賦值的區(qū)別之后，大家肯定就會關(guān)心什么時候該用阻塞賦值什么時候該用非阻塞賦值，下面我簡單的說幾句：

賦值的類型的選擇取決于建模的邏輯類型。一般情況是這樣的(也有特殊情況)：
（1）在時序邏輯電路中一般使用非阻塞賦值。
非阻塞賦值在塊結(jié)束后才完成賦值操作，此賦值方式可以避免在仿真出現(xiàn)冒險和競爭現(xiàn)象。
（2）在組合邏輯電路中一般使用阻塞賦值。
使用阻塞方式對一個變量進(jìn)行賦值時，此變量的值在在賦值語句執(zhí)行完后就立即改變。
（3）在assign語句中必須使用阻塞賦值語句

希望大家在懂得了阻塞和非阻塞語句的區(qū)別之后，能夠很好的在自己的項(xiàng)目中靈活地運(yùn)用，這也是大家面試的時候，必須會面對的一個問題，希望大家能夠掌握

編輯：jq