Q1

產(chǎn)品客戶在上板后測試功能異常2%，拆下的不良品開蓋發(fā)現(xiàn)芯片表面皸裂，有可能是那個環(huán)節(jié)出了問題？嚴重的芯片背面也裂。

A

頂針工位導(dǎo)致的可能性最大，檢查藍膜上頂針痕跡，看看是不是頂偏了，存在開始痕跡不明顯，應(yīng)用過程加劇，回流焊應(yīng)力可以加劇惡化，可以抽樣去做回流，然后復(fù)測一下，如果回流焊一片都沒有發(fā)現(xiàn)，那就繼續(xù)切片看下不同裂紋的走向，以及排查裝配過程是否單板大的硬件，以及是否離螺釘位的距離，總之既要從材料生產(chǎn)過程排查，又要從應(yīng)用層面出發(fā)

總結(jié)：關(guān)于芯片Die裂開這個問題，大概有這幾種可能：

1. 芯片內(nèi)部有應(yīng)力，過高溫爐加大了應(yīng)力，導(dǎo)致裂開。

2. 客戶高溫爐溫度設(shè)定超標。

3. Wafer的設(shè)計或者生產(chǎn)工藝不合理。

4. 曲線設(shè)計不合理（如溫升、溫降、保持）

Q2

有沒有可以使用INCAL老化板做LTOL的資源？

A

如果金手指要插到INCAL機器里，國內(nèi)應(yīng)該沒有，第三方實驗室只有季豐有INCAL老化爐

Q3

LFBGA產(chǎn)品，球徑0.4，pitch0.8，F(xiàn)T時對不良品進行3次復(fù)測，然后將若干枚失效樣品放入袋子里混裝寄出。拿到樣品后，發(fā)現(xiàn)袋子里有脫落的錫球。這個錫球脫落正常嗎？結(jié)合力有這么脆弱嗎？哪個標準是驗證ball的結(jié)合力的？

A

放在袋子里混裝寄出的操作不太規(guī)范。如果懷疑結(jié)合力弱，可以做錫球推拉力實驗。

參考標準：JESD22-B115A，JESD22-B117B

Q4

請教一下可靠性方面的專家，請問HTOL實驗的樣品數(shù)量是依據(jù)什么確定的？

A

參考文獻：LTPD，JESD47

Q5

一般大家客戶要求的抽檢不良率會要求到多少PPM（非汽車電子）

A

1000-3000PPM，這邊需求的標準指的是會寫在采購框架合同上的，實際上千分之1-3確實可能比較高了，但是肯定是想給自己留buffer的。工業(yè)級這個標準要求還可以。

一般來說，客戶報告的不良率會比真實不良率高很多。一個原因是因為基數(shù)可能太少。另外一個原因是因為客戶會拿 fail芯片除以本次測試的數(shù)量，導(dǎo)致整體DPPM偏高。

Q6

DPPM在設(shè)計端和coverage強相關(guān)，其中數(shù)字coverage比較好統(tǒng)計，模擬coverage有什么方法或工具可以統(tǒng)計嗎？

A

數(shù)字部分 存儲部分 模擬部分 都要評估測試覆蓋率，包括hard defect 還有soft defect（EFR need ATE DVS rescreen）

參考標準：J1752_3_201709

Q7

請教下相同測試項經(jīng)過CP測試的，F(xiàn)T階段出現(xiàn)很高比例的電性參數(shù)偏小失效，一般有什么可能情況？這個封裝廠同期同封裝其他型號無異常，而且此型號前期未出現(xiàn)此良率異?，F(xiàn)象。有沒有可能和wafer工藝或trim有關(guān)，此電壓參數(shù)CP測試涉及trim。如果這個IC加熱一段時間后，電壓正常了，這一般是什么可能？

A

CP和FT數(shù)據(jù)不一致，主要原因是封裝的電性影響和應(yīng)力影響。至于具體原因還需要具體案例和數(shù)據(jù)才能分析，考慮下封裝應(yīng)力，取die出來再測下，當然還有其他因素。

如果是CP trim，然后FT在相同條件測試Post Trim結(jié)果，然后CP post trim 比FT post trim要小的話可以考慮看看是不是上面他們說的CP測試機臺或者硬件問題導(dǎo)致CP測試結(jié)果實際上出現(xiàn)shift，但是從data 上看正常，結(jié)果到FT就反映出這個shift了。這個對比一下正常wafer和異常wafer批次的pre trim分布應(yīng)該可以看出是否是這種情況。

建議CP測試完后bake 一下，模擬封裝需要的bake，再來測試CP trim，驗證是否是ft/CP測試差異。有遇到過fab 漏做一道工藝導(dǎo)致bandgap 電壓trimming 后的電壓ft 時發(fā)生變化

Q8

誰有了SRM轉(zhuǎn)塔機測試如何防esd打壞芯片的規(guī)避方案嗎。

A

ask handler vendor

Q9

請教下大家，relaxation effects指的是什么？

A

馳豫效應(yīng)，簡單點說就是從非平衡態(tài)恢復(fù)到平衡態(tài)的這個過程，內(nèi)在計算挺復(fù)雜，參考半導(dǎo)體物理

Q10

請問 ‘Cosmetic package defects and degradation of lead finish’怎么理解？

A

這是HTSL JEDEC標準，外觀缺陷和引腳電鍍?nèi)毕?/p>

Q11

請教一下關(guān)于EFUSE燒寫fail的問題，在BI后我們在ATE測試的時候發(fā)現(xiàn)有3顆讀EFUSE check的fail，分別fail在不同的block，都是0-1跳變?？戳藲v史數(shù)據(jù)，測試過200K都沒有這種fail，一般是什么原因？現(xiàn)在也沒方向，到底是在老化階段出現(xiàn)的誤接觸電源導(dǎo)致的二次燒寫，還是ATE階段被二次燒寫？

A

嵌入式的EFUSE特別容易在ATPG等多個老化pattern運行及切換中發(fā)生變化。往往不是efuse問題。設(shè)計難以解釋此現(xiàn)象，一般認為跟ATPG的隨機現(xiàn)象相關(guān)。建議把其它pattern的老化和EFUSEpattern分開，做兩次老化。也是一些公司的常用方法。

之前遇到一個一模一樣的問題，解決方案可供參考：用的是UMC的EFUSE IP，做HTOL時發(fā)生EFUSE改寫，最后分析出由scan pattern 引起的，你看看你的scan pattern 是不是電流較大，然后在BI過程中與其它電流較小的pattern是串在一起？這樣切換時容易引起較大電流振蕩，地上會不干凈。另外，要研發(fā)看看scan pattern跑的過程中是不是會有一些邏輯電路有概率同時碰到EFUSE的power supply pin已經(jīng)write enable pin。我們當時看過，約有40萬分之一的概率會導(dǎo)致改寫，所以如果不停跑scan pattern可能每隔150小時有機會出來一個fail。當然終極原因是UMC的IP的設(shè)計冗余不夠。

Q12

有什么的好的方法，可以滿足bHAST的正常試驗，從外界材料上面？或者考慮電壓周期性拉偏，應(yīng)該怎么樣去拉偏？

A

bHAST只是做直流拉偏，是在相鄰管腳加上正負電壓，以形成電勢差。但是設(shè)計只允許拉高或拉低的管腳除外，比如電源和地等。不跑pattern。參考jedec規(guī)范的注解。

因為條件的問題，普通的FR4材料往往因為材料密度疏松，引起樓電，嚴格的公司固定bHAST不能用bHAST板材。這會增加PCB成本，但是真正的可靠性工程師應(yīng)該包容這個成本。

編輯：jq