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      UltraScale/UltraScale+的時鐘資源

      FPGA技術驛站 ? 來源：TeacherGaoFPGAHub ? 作者：TeacherGaoFPGAHub ? 2022-05-12 15:34 ? 次閱讀
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      UltraScale和UltraScale+進一步增強了Clock root的概念，從芯片架構和Vivado支持方面都體現(xiàn)了這一點。為了理解這一概念，我們先看看UltraScale/UltraScale+的時鐘資源。

      每個時鐘區(qū)域有24個水平分發(fā)軌道（HorizontalDistribution）和水平布線軌道（HorizontalRouting），同時，垂直方向也有24個分發(fā)軌道（VerticalDistribution）和24個布線軌道（Vertical Routing），如下圖所示。

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      審核編輯 ：李倩

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      原文標題：設計中的Clock root可以修改嗎？

      文章出處：【微信號：Lauren_FPGA，微信公眾號：FPGA技術驛站】歡迎添加關注！文章轉(zhuǎn)載請注明出處。

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