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**** 第一章：**** KintexUltraScale+系列介紹

Kintex? UltraScale+? 器件在 FinFET 節(jié)點中提供最佳性價比/功率平衡，為需 要高端功能（包括 33Gb/s 收發(fā)器和 100G 連接核心）的應(yīng)用提供經(jīng)濟高效的解決方 案。我們的中端系列非常適合數(shù)據(jù)包處理和 DSP 密集型功能，并且非常適合無線 MIMO 技術(shù)、Nx100G 有線網(wǎng)絡(luò)以及數(shù)據(jù)中心網(wǎng)絡(luò)和存儲加速等應(yīng)用。

Kintex UltraScale+器件價值與優(yōu)勢如下：

可編程系統(tǒng)集成
高達 120 萬系統(tǒng)邏輯單元

用于片上存儲器集成的 UltraRAM

集成了 KR4 RS-FEC 、PCIe? Gen4 和 150G Interlaken 內(nèi)核的 100G 以太網(wǎng) MAC

提高系統(tǒng)性能

6.3 TeraMAC 的 DSP 計算性能

16G 和 28G 支持背板的收發(fā)器

中速級 2666 Mb/s DDR4

降低 BOM 成本

VCXO 和分數(shù) PLL 集成降低了時鐘元件成本

總功耗降低

與 7 系列 FPGA 相比，功耗最多可降低 60

更緊密的邏輯單元封裝可降低動態(tài)功耗

加速設(shè)計生產(chǎn)力

與 Vivado? 設(shè)計套件協(xié)同優(yōu)化，可快速完成設(shè)計

用于智能 IP 集成的 SmartConnect 技術(shù)

Kintex UltraScale+器件資源如下表列出，我們選用KU3P/KU5P 做為核心板的主 控芯片：

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[]()[]()第二章： ****璞致 ****KintexUltraScale+開發(fā)板概述

[]()2.1.板卡概述

璞致電子科技 Kintex UltraScale+系列開發(fā)板提供了KU3P 和 KU5P 兩個兼 容版本，分別使用 XILINX 公司的 XCKU3P-2FFVB676I 和 XCKU5P-2FFVB676I 作為 主控制器。

璞致電子科技 Kintex UltraScale+系列開發(fā)板以核心板加底板方式提供。核 心板通過兩個0.635mm 間距 240P 高速連接器扣接在底板上，使用上更加靈活。既 可以做學(xué)習(xí)使用，也可以使用核心板用于項目開發(fā)。

另外，開發(fā)板集成了豐富的外設(shè)資源，提供了詳盡的開發(fā)例程，加速了用 戶學(xué)習(xí)或者項目推進。除此之外，開發(fā)板還集成了 JTAG 調(diào)試器，做到了一根 USB 線和一根 12V 電源線就可以讓開發(fā)板工作起來，使用更加便捷。

關(guān)于核心板和開發(fā)板的詳細說明，可以查閱下文對應(yīng)的核心板和底板章 節(jié)。

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[]()2.2.開發(fā)板資源和框圖

如下分別為開發(fā)板的框圖和板載資源表，用戶可對比查看。

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[]()2.3.開發(fā)板尺寸

如下圖標(biāo)出開發(fā)板尺寸為 148x100mm，開發(fā)板的四個角各放置一個固定孔， 用于安裝支撐柱或固定單板，孔徑為 3.5mm。開發(fā)板配置了風(fēng)扇、散熱片以及亞 克力防護板，為方便展示，并沒有安裝到開發(fā)板上，下圖列出了散熱片和風(fēng)扇以 及對應(yīng)尺寸。

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[]()[]()第三章: ****璞致 ****KintexUltraScale+核心板

[]()3.1.核心板簡介

璞致 Kintex UltraScale+系列核心板提供了KU3P 和 KU5P 兩款，兩款資源 不同，接口完全兼容，通過更換核心板方式就可以實現(xiàn)資源升級，核心板管腳 完全兼容。如下圖詳細標(biāo)注了核心板的功能模塊。

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[]()3.2.核心板規(guī)格與尺寸

如下圖列出了核心板所有板載資源，通過下圖我們可以詳細對比兩款核心板差異： 主控芯片不同，外設(shè)資源相同。

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[]()3.3.核心板供電

核心板供電電壓是 5V，在核心板的兩個角都留有電源輸入管腳，電源管腳 在模塊內(nèi)部已做了連通，此設(shè)計主要考慮用戶電源接入方向，哪個方向方便接 哪個，只需要接一個角就可以。電源連接需用銅皮連接且打足夠的過孔以保證 電源通流能力。核心板上的所有 GND 信號都需要連接到底板上，每個 GND 通過 兩個過孔與底板連接。因核心板邏輯使用量不同，核心板供電極限電流在

5V/3A，所以外部供電需要考慮極限電流情況以保證核心板工作穩(wěn)定。

給模組供電的電源輸出電壓需要穩(wěn)定，且需要考慮電源浪涌，核心板電源 輸入口需要加幾顆大電容（220UF/10V），可以加一級 DC2DC 芯片，確保供電穩(wěn) 定。

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[]()3.4.核心板時鐘

核心板提供了兩路差分時鐘，頻率分別是 200M/125M，滿足了各種應(yīng)用需 求。另外，125M 時鐘還加了時鐘緩沖器，可以實現(xiàn)板載時鐘和外部時鐘輸入切 換，當(dāng)時鐘選擇信號不接地時鐘來源為差分晶振，當(dāng)時鐘選擇信號接地時時鐘 來源為連接器外部輸入，如下圖詳細列出了時鐘連接的對應(yīng)關(guān)系和管腳所在位 置，更詳細說明可參考璞致提供的核心板原理圖。

[]()3.5.核心板復(fù)位

考慮到最大限度的保留 IO 口引出到底板上，核心板上并沒有加復(fù)位按鍵，在開 發(fā)板上我們預(yù)留有復(fù)位按鍵，因為主控芯片是純 FPGA，所以任何一個 IO 接口都可以 當(dāng)做邏輯的復(fù)位接口，用戶也可以自行定義復(fù)位接口。

[]()3.6.核心板啟動方式

主芯片的啟動模式分別是 JTAG、QSPI Flash，默認配置為 QSPI Flash 啟動，但 JTAG 模式優(yōu)先級要高于 QSPI Flash，所以當(dāng)用戶連接了 JTAG 接口芯片優(yōu)先從 JTAG 啟動，不用做啟動模式切換。核心板上 QSPI Flash 容量為 256Mb，更詳細說明可參考 璞致提供的核心板原理圖。

[]() 3.7.BANK********接口電平選擇

核心板上 BANK64/65 為 HP BANK，接口電平可以做 1.2/1.8V 調(diào)節(jié)，默認電平為 1.8V。BANK84/86/87 為 HD BANK，接口電平可以做 1.8/2.5/3.3V 調(diào)節(jié)，默認電平為 3.3V。核心板 BANK 電平的選擇可以通過電阻位置選焊來調(diào)節(jié)，對應(yīng)的電阻標(biāo)注位置 如下圖所示，精確位置參考核心板實物。

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[]()3.8.DDR4********資源

主芯片配置了兩顆 DDR4,單顆容量 1GB，兩顆共計容量為 2GB，DDR4 管腳分配參 見下表，更詳細信息可參考璞致提供的原理圖或者例程。

[]()3.9.核心板信號與等長

核心板引出到連接器的信號都做了嚴格等長，可以參考璞致提供的信號等長表格， 里面詳細列出了信號名稱和信號走線長度，表格已存放在對應(yīng)的文件夾下 。。

[]()3.10.核心板封裝庫

為方便用戶快速使用核心板，我們提供了對應(yīng)的封裝庫，連接器相對位置和核心 板外框絲印都已擺放好，直接調(diào)用即可。原理圖封裝提供 AD/ORCAD 兩個版本，PCB 封 裝提供 AD/Allegro 兩個版本,均已存放在對應(yīng)的文件夾下。另外，文件夾下提供了核 心板的 DXF 文件，方便用戶對應(yīng)結(jié)構(gòu)。

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[]()3.11.核心板對應(yīng)連接器

核心板采用了兩個高密連接器與底板連接，底板上使用的連接器對應(yīng)型號是 ADM6-60-01.5-L-4-2-A-TR，用戶可以自行購買，也可以聯(lián)系璞致客服購買。

[]()****[]()第四章 璞致 ****KintexUltraScale+底板

前面章節(jié)我們詳細介紹了核心板資源，本章節(jié)我們將詳細介紹開發(fā)板對應(yīng)底板所 搭載的資源。

[]()4.1.開發(fā)板供電

開發(fā)板有兩種供電方式，璞致提供的 12V/3A 的適配器供電或者通過 PCIE 供電， 兩種供電方式可以通過 S1 開關(guān)來切換。電源接入后通過 DCDC 轉(zhuǎn)換成 3.3V、1.8V 等 多路電壓供板內(nèi)器件使用。電源部分詳細電路可參考開發(fā)板對應(yīng)的原理圖。

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[]()4.2.時鐘電路

時鐘電路主要集中在核心板上，可以參考核心板時鐘部分說明。

[]()4.3.復(fù)位電路

在開發(fā)板上預(yù)留了一個復(fù)位按鍵，按鍵默認高電平，按下后為低電平。

復(fù)位管腳連接到 BANK84 的 IO_4N_84（AD14)管腳,管腳電平為 3.3V。復(fù)位部分詳 細電路可參考開發(fā)板原理圖。

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[]() 4.4.USB********轉(zhuǎn)串口

開發(fā)板使用 Silicon Labs CP2102GM 芯片實現(xiàn) USB 轉(zhuǎn) UART, USB 接口采用 TypeC 接口，用戶只要用一根 USB 線連接到 PC 上即可進行串口通信。

UART 的 TX/RX 信號與 FPGA 的 BANK84 相連，接口電平為 3.3V。 如下是信號對應(yīng) 關(guān)系表和原理圖，TX/RX 方向為 FPGA 端定義。

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[]()4.5.SD********卡

開發(fā)板上放置了一個 SD 卡座(開發(fā)板背面)， SD 卡信號連接到 FPGA 的 BANK87 上，接口電平為 3.3V。如下是信號對應(yīng)關(guān)系，詳細電路可以參考開發(fā)板原理圖。

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[]()4.6.E2********PROM

開發(fā)板上放置了一顆 64Kbit 的 EEPROM 芯片，型號為 AT24C64D-SSHM-T，E2PROM 通過 IIC 擴展芯片與 FPGA 的 BANK84 相連,接口電平為 3.3V。EEPROM 讀地址是 0xA1， 寫地址是 0xA0。操作代碼可參考璞致提供的例程，詳細電路可以參考開發(fā)板原理圖。

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[]()4.7.千兆以太網(wǎng)

開發(fā)板上設(shè)計了一路千兆以太網(wǎng)，以太網(wǎng)芯片與 FPGA 之間通過 RGMII 接 口互聯(lián)，連接 BANK65/87，接口電平是 1.8V，連接對應(yīng)管腳見下表，網(wǎng)口地 址是 PHY_AD[2:0]=001，詳細電路可以參考開發(fā)板原理圖。

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[]() 4.8.QSFP28接口

開發(fā)板上設(shè)計了一路 100G QSFP28 接口，接口信號與 FPGA 的 BANK84/BANK226 相 連，詳細可參考原理圖。

如下是 QSFP28 的引腳分配, 詳細電路可以參考開發(fā)板原理圖。

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[]() 4.9.MIPI********接口

開發(fā)板設(shè)計了兩路 MIPI 接口，管腳定義如下表，詳細電路可以參考開發(fā)板原理 圖。

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[]()4.10.LED

開發(fā)板設(shè)計了兩路 LED。LED 高電平亮，低電平滅。詳細電路可參考開發(fā)板原理 圖。

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[]()4.11.按鍵

開發(fā)板設(shè)計了兩路用戶按鍵，一路復(fù)位按鍵。按鍵默認高電平，按下為低電平， 按鍵連到 PL 側(cè)，管腳位置如下表。

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[]()4.12.40P********擴展口

開發(fā)板設(shè)計了一個 40P 2.54mm 間距的簡易牛角座，用于擴展信號的連接，信號 與 FPGA 的 BANK86/87 連接，電平為 3.3V。如下表標(biāo)出了信號所在的芯片位置，詳細 連接關(guān)系參考原理圖部分。

[]() 4.13.FMC********擴展接口

開發(fā)板上設(shè)計了一路 FMC-HPC 連接器，但因芯片管腳數(shù)量有限，實際并沒有全部 連接，只連接了 4 對 MGT 和 LA 信號，如下表列出了信號對應(yīng)關(guān)系。詳細連接關(guān)系參 考原理圖部分。

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[]()4.14.PCIE3.0********接口

開發(fā)板板載了 PCIE3.0 接口，為 X8 接口，如下表列出了PCIE 接口對應(yīng)關(guān)系。

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[]() 4.15.USB轉(zhuǎn)JTAG********下載器

開發(fā)板板載了一個 USB 轉(zhuǎn) JTAG 下載器，安裝好 Vivado 軟件后使用USB 線連接好 JTAG 對應(yīng)的 USB 口，即可實現(xiàn)調(diào)試下載，非常方便。如下是接口在開發(fā)板上的位置 圖。

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?審核編輯 黃宇