越集成越好。這在嵌入式領(lǐng)域比以往任何時(shí)候都更加真實(shí)。為了證明，請(qǐng)查看片上系統(tǒng) （SoC） 格局。

在過(guò)去 20 年中，SoC 集成度穩(wěn)步提高，最初包括嵌入式存儲(chǔ)器和電源管理模塊，現(xiàn)在集成了從模擬和混合信號(hào) IP 到圖形和數(shù)字信號(hào)協(xié)處理器再到安全和連接子系統(tǒng)的所有內(nèi)容（圖 1）。對(duì)于更高性能的應(yīng)用，這一進(jìn)程的下一步是啟用具有硬件加速功能的 SoC，從而引入下一代 SoC IP——嵌入式現(xiàn)場(chǎng)可編程門(mén)陣列 （eFPGA）。

【圖1 | 片上系統(tǒng) （SoC） IP 集成的演進(jìn)。］

加速向嵌入式 FPGA IP 發(fā)展

FPGA 于 1980 年代推出，其靈活性使其立即適用于需要晶體管-晶體管邏輯 （TTL） 集成和可編程 I/O 的設(shè)計(jì)，作為現(xiàn)成的特定應(yīng)用標(biāo)準(zhǔn)產(chǎn)品 （ASSP） 和特定應(yīng)用集成電路 （ASIC） 并不總是配備給定系統(tǒng)所需的端口。再加上隨后幾年不斷增長(zhǎng)的連接需求，這種靈活性使 FPGA 用于連接數(shù)據(jù)中心中的處理器陣列，也被部署為單獨(dú)的協(xié)處理器，以計(jì)算各種信號(hào)處理應(yīng)用程序中復(fù)雜的自定義并行工作負(fù)載。更廣泛的使用和曝光導(dǎo)致 FPGA 密度、性能和成本的提高，并且該技術(shù)的市場(chǎng)從 1987 年的 1400 萬(wàn)美元激增到 2013 年的近 54 億美元。

隨著當(dāng)今的數(shù)據(jù)中心和網(wǎng)絡(luò)應(yīng)用繼續(xù)推動(dòng)對(duì)更低延遲和更高性能的不懈需求，芯片制造商已開(kāi)始研究將 FPGA IP 直接集成到其 SoC 設(shè)計(jì)中的好處。曾經(jīng)被認(rèn)為過(guò)于困難和過(guò)于昂貴，將可編程硬件加速塊實(shí)現(xiàn)到 SoC 中的計(jì)算優(yōu)勢(shì)是不可否認(rèn)的，因?yàn)?FPGA 不依賴于多核 CPU 的不可擴(kuò)展的順序處理范例，而是能夠在一個(gè)單一的時(shí)鐘周期（圖2）。僅英特爾就提供了這種趨勢(shì)的雙重例子，因?yàn)?2015 年該公司收購(gòu)了 FPGA 巨頭 Altera 以保持其在數(shù)據(jù)中心市場(chǎng)的主導(dǎo)地位，

【圖2 | 通過(guò) FPGA IP 將可編程硬件加速塊集成到 SoC 中，與傳統(tǒng)的附加 CPU 串行處理相比，處理能力提高了 10 倍。］

但為什么所有的樂(lè)趣都應(yīng)該僅限于英特爾呢？它不是。最近，Achronix Semiconductor 發(fā)布了其 Speedcore eFPGA IP。

利用靈活性的力量

Speedcore eFPGA IP 已經(jīng)醞釀了三年，其中大部分時(shí)間都在應(yīng)對(duì)挑戰(zhàn)，即制造一種具有內(nèi)在靈活性的技術(shù)，而且足夠堅(jiān)固，可以在各種 SoC 設(shè)計(jì)中快速實(shí)施。為實(shí)現(xiàn)這一目標(biāo)，Achronix 工程師采用了模塊化架構(gòu)方法，允許高效開(kāi)發(fā)尺寸獨(dú)特的 FPGA 內(nèi)核結(jié)構(gòu)，所有功能塊均采用標(biāo)準(zhǔn)接口路由和單元尺寸（圖 3）。因此，可以將 Speedcore IP 設(shè)想為支持多種時(shí)序收斂方法的“類似樂(lè)高”的 IP 組合、無(wú)需電源排序要求的共享或單獨(dú)電源選項(xiàng)，以及構(gòu)建可變寬度數(shù)據(jù)路徑的能力。

【圖3 | Achronix Speedcore 嵌入式 FPGA IP （eFPGA） 基于“類樂(lè)高”架構(gòu)，允許 SoC 設(shè)計(jì)人員自定義查找表、DSP 和內(nèi)存塊、I/O 端口和電源的數(shù)量。］

【圖4 | Speedcore eFPGA IP 可使用 Achronix 的 ACE 設(shè)計(jì)工具進(jìn)行配置，該工具支持常見(jiàn)的電子設(shè)計(jì)自動(dòng)化 （EDA） 流程。］

雖然 FPGA 架構(gòu)可以為 SoC 提供強(qiáng)大的馬力，如前所述，但將其作為 IP 嵌入具有一些可能不會(huì)立即顯現(xiàn)的輔助優(yōu)勢(shì)。這些都源于這樣一個(gè)事實(shí)，即 Speedcore 等技術(shù)是作為 IP 而不是分立芯片實(shí)現(xiàn)的，從而降低了電路板尺寸、功耗、成本和延遲。

首先，就電路板尺寸而言，大約 50% 的典型 FPGA 占位面積專用于可編程 I/O、SerDes 連接器和接口控制器，所有這些都是可有可無(wú)的，因?yàn)楸匾?I/O 作為核心 FPGA 的一部分存在使用直接導(dǎo)線連接到 SoC 的結(jié)構(gòu)（圖 5）。此外，還可以省去電源調(diào)節(jié)器、時(shí)鐘發(fā)生器和單獨(dú)的冷卻設(shè)備等外圍組件。

【圖5 | 通過(guò)消除獨(dú)立 FPGA 所需的 SerDes 連接器、接口控制器和其他組件，Speedcore eFPGA IP 可以減少電路板尺寸、延遲、功耗和成本。］

因此，印刷電路板 （PCB） 占用空間的減少、單獨(dú)芯片的缺失以及其他支持組件的移除有助于降低整體系統(tǒng)成本（根據(jù) Achronix 的數(shù)據(jù)，高達(dá) 90%）。此外，更少的設(shè)備加上性能的提高可以讓處理任務(wù)更快地完成，這也有助于最大限度地降低功耗（該公司表示，功耗降低高達(dá) 50%）。

但回到性能方面，移除會(huì)增加延遲的 SerDes 連接器還允許直接從 FPGA 內(nèi)核和主 CPU 構(gòu)建寬寄存器接口路徑，從而最大限度地減少與獨(dú)立 FPGA 相關(guān)的通信瓶頸（圖 6）。

【圖6 | 在利用 eFPGA IP 的 SoC 設(shè)計(jì)中缺少 SerDes 連接器可以顯著降低分立 FPGA 解決方案的延遲。］

FPGA IP 能否進(jìn)入您附近的 SoC？

Speedcore eFPGA IP 目前面向需要大量并行處理的應(yīng)用，例如 5G 基站的數(shù)字前端 （DFE）、軟件定義網(wǎng)絡(luò) （SDN） 和高性能云計(jì)算，但隨著數(shù)量的增加，我們能否期待在更深入的嵌入式應(yīng)用中看到這種技術(shù)？

審核編輯：郭婷