驗證互連知識產權 （IP） - 將片上系統(tǒng) （SoC） 中的內核和 IP 塊粘合在一起的“粘合劑” - 對于高級 SoC 變得更加復雜，這需要特殊的互連 IP 來執(zhí)行片上通訊功能。因此，這些 SoC 互連的功能和性能驗證已經達到了新的復雜程度。已經開發(fā)了一些工具來簡化驗證，同時使設計工程師能夠在設計周期的早期發(fā)現和修復互連問題。

還記得工程師過去可以依靠總線在芯片中執(zhí)行片上通信功能的日子嗎？那些日子顯然已經成為過去，尤其是在我們日益互聯的世界需要我們的芯片提供更多功能的情況下。當今先進的 SoC 需要互連來充當 SoC 內各種 IP 內核的通信中心?？紤]到主機和從機的數量、不同的協(xié)議、不同類型的事務以及涉及的多層拓撲，驗證 SoC 互連的功能和性能可能是一項復雜的任務。使用工具和技術的更全面的方法可以簡化驗證 SoC 互連功能和性能的過程。

通過功能驗證防止意外

通過功能驗證，設計人員希望確保多核芯片實現所需的功能，同時以相對順暢的方式處理錯誤。從實際的角度來看，設計人員希望驗證 SoC IP 塊以及芯片的互連。這里有兩個步驟。首先是通過驗證 IP 驗證 IP 塊是否正確實現了給定的接口協(xié)議，這可以警告任何協(xié)議違規(guī)。驗證 IP 監(jiān)控仿真結果并根據協(xié)議規(guī)范執(zhí)行極端情況測試；在此過程中，帶有嵌入式斷言的驗證 IP 可以自動檢測協(xié)議違規(guī)。此外，IP 中的測試套件和驗證計劃可以使驗證過程快速結束。

使用互連驗證 IP 塊的第二步是驗證命令和數據是否會以正確的格式到達正確的目的地。設計人員需要注意諸如數據拆分、擴大規(guī)模和縮小規(guī)模等問題。這很重要，因為互連子系統(tǒng)上的不同接口使用不同的協(xié)議；例如，作為一系列 APB 傳輸進入互連的數據事務可以在目標端口作為 AXI 突發(fā)輸出。還應驗證諸如窺探對話、窺探傳播、窺探過濾器操作和跨緩存行等操作。換句話說，他們應該確保高速緩存一致性互連正確地發(fā)揮其作為一致性管理器的作用。為了節(jié)省遠程內存訪問時間，相干互連窺探相關主設備的緩存，并根據它們的響應，確定是從緩存中返回請求的數據還是從遠程內存中返回請求的數據，并相應地更新相關主設備的緩存行狀態(tài)。這種行為是由一致性協(xié)議定義的。如果互連不遵循協(xié)議，系統(tǒng)將很快進入非連貫狀態(tài)并很可能崩潰。

通過性能驗證滿足帶寬和延遲目標

性能驗證是設計人員應確保設計滿足其目標帶寬和延遲水平的地方?？紤]具有多個互連的 SoC 設計，以防止局部流量影響設備的其余子系統(tǒng)。互連 IP 在這里發(fā)揮著重要作用，因為它可以調整每個端口以獲得獨特的總線寬度、地址映射和時鐘速度。通常，還有一些機制可以調整帶寬和延遲，以調整每個域中的互連 IP。

但是，仍然存在會發(fā)生流量沖突的情況，如圖 1所示。在這些情況下如何平衡流量？大多數系統(tǒng)沒有足夠的主存帶寬來容納同時處于活動狀態(tài)的所有 IP 塊。重要的是防止一個 IP 塊支配和壓倒其他 IP 塊；否則，系統(tǒng)性能會下降。在這種情況下，性能分析可能會有所幫助，從而最大限度地減少系統(tǒng)性能下降的影響。

圖 1：流量管理和系統(tǒng)性能。在此圖中，三個子系統(tǒng)正在嘗試同時訪問主存儲器。性能分析有助于評估 SoC 圖是否需要重新配置。

為了分析性能，設計人員需要比較來自不同 SoC 架構或不同 SoC 用例的帶寬和延遲測量值。這種比較涉及對兩個或多個（通常是幾個）SoC 架構（或特定架構的實現）進行建模、運行仿真和測量性能，手動執(zhí)行這些操作是不切實際的。畢竟，手動工作將需要圍繞比較下的各種 SoC 架構構建測試平臺。對于復雜的 SoC（其中性能分析和調整最為重要），對于經驗豐富的工程師來說，創(chuàng)建必要的測試平臺可能需要幾天時間，而對于經驗不足的工程師來說則需要更長的時間。

績效分析的五個重點領域

為了使績效分析盡可能有效和高效，您應該努力將五個方面整合到流程中：

周期精確建模——利用周期精確度，邏輯仿真產生與在實際芯片中看到的具有相同時序的相同事件順序。周期精確的仿真模型包括在 SoC 設計過程中創(chuàng)建的 RTL 級 Verilog 或 VHDL。

自動 RTL 生成——自動生成的互連 RTL 是朝著創(chuàng)建完整的 SoC 周期精確模型邁出的一步。為了確定提供最佳整體性能的組合，設計人員需要能夠快速生成互連 IP 的多種變體。

驗證 IP – 如前所述，驗證 IP 有助于發(fā)現協(xié)議違規(guī)。

測試臺生成——自動生成測試臺可以節(jié)省數周的時間，否則開發(fā)可能會花費數周時間來創(chuàng)建互連測試環(huán)境。

深入分析——收集所有仿真數據（設計評估、測試臺和流量）的能力對于調試性能問題和確定設計更改可能如何影響帶寬和延遲是必要的。

圖形互連仿真比較

已經開發(fā)了一種工具，它提供了一種圖形方式來比較互連仿真運行，以便快速準確地評估互連性能。Cadence Interconnect Workbench 有助于在設計周期的早期發(fā)現和修復互連問題，以達到 SoC 所需的帶寬和延遲水平。使用該工具，其流程如圖 2 所示，工程師可以拋開繁瑣的電子表格，利用帶有內置過濾器的 GUI 來選擇主設備和/或從設備以及評估和執(zhí)行“假設”分析的路徑。GUI 可以讓您快速輕松地了解設計更改如何影響感興趣的仿真結果的帶寬和延遲。例如，工程師可以比較并找到特定用例或在單個配置上運行的多個用例的理想配置。他們可以快速查看到每個從站的流量比例以及它們的延遲分布情況。實時過濾和分析功能消除了電子表格可能非常繁瑣的過程。

Interconnect Workbench 與 Cadence Interconnect Validator 集成，這是一個驗證 IP 組件，可收集所有事務并在數據通過 SoC 互連結構時驗證數據的正確性和完整性?；ミB驗證器連接到所有接口級驗證 IP 實例（它們正在監(jiān)視 IP 塊的正確協(xié)議行為），因此對進出互連的數據和命令有深入的了解。通過匹配這些數據，該工具可以驗證數據是否被傳送到正確的目的地。如果互連不遵循協(xié)議，則會發(fā)出錯誤。

圖 2：通過 Cadence Interconnect Workbench 的數據流。在左側，RTL、驗證 IP 和流量模式描述移至工具中，該工具會自動生成用于仿真的測試平臺。當生成 SoC 的其他變體時，該工具還會生成其他測試平臺。性能 GUI 提供了模擬結果的概覽。

高效且有效的互連驗證

面對持續(xù)不斷的上市時間壓力和日益復雜的 SoC 設計，很難找到不想從設計周期中縮短時間的工程師。特別是在高級節(jié)點，驗證 SoC 互連已成為一個耗時的步驟。但是，工具現在可以高效且有效地執(zhí)行周期精確的性能分析和互連驗證。

作者：Nick Heaton，Avi Behar

審核編輯：郭婷