在半導(dǎo)體設(shè)計中，“簽核”通常被視為一個里程碑。但實際上，這涵蓋了多個具有特定目標(biāo)的獨立驗證階段。

功能簽核和RTL簽核就是其中的兩個環(huán)節(jié)，二者各自側(cè)重于正確性的不同方面，缺一不可。功能簽核主要驗證設(shè)計是否按預(yù)期運行，而RTL簽核則側(cè)重于寄存器傳輸級實現(xiàn)的結(jié)構(gòu)是否合理，能否為后續(xù)的綜合和物理實現(xiàn)做好準(zhǔn)備。

目前，IP模塊持續(xù)增多、多個異步時鐘域并存，電源管理方案也愈加嚴(yán)苛，這讓片上系統(tǒng)（SoC）的復(fù)雜性不斷增加，與此同時，這些簽核階段也變得越來越專業(yè)化。驗證流程必須確認(rèn)設(shè)計的意圖和完整性，才能邁入下一階段。然而，功能層級與RTL層級“完成標(biāo)準(zhǔn)”的界限并不總是清晰，這個問題在覆蓋范圍、功耗設(shè)計意圖和時序就緒性方面存在重疊時尤為突出。

值得慶幸的是，新思科技提供了一套完整的工具，為RTL和功能簽核帶來了結(jié)構(gòu)化與智能化的雙重保障。

什么是功能簽核？

功能簽核旨在確認(rèn)設(shè)計是否準(zhǔn)確實現(xiàn)了預(yù)期功能特性。該驗證在RTL抽象層執(zhí)行，此時設(shè)計通常仍然以Verilog或VHDL等源代碼表示，尚未進(jìn)行任何綜合或布局轉(zhuǎn)換。其目標(biāo)是驗證RTL是否在所有定義的應(yīng)用場景、運行模式和邊界條件下滿足設(shè)計規(guī)格，而暫不考慮后續(xù)物理實現(xiàn)問題。

此階段通常涉及仿真和形式化分析。開發(fā)者常使用基于通用驗證方法（UVM）的測試平臺來施加激勵并檢查預(yù)期響應(yīng)。他們通過覆蓋組和斷言來定義功能覆蓋率，以此衡量在仿真期間是否發(fā)生了重要事件和行為。代碼覆蓋率則作為補(bǔ)充指標(biāo)，用于跟蹤是否RTL的所有部分都已執(zhí)行。

雖然代碼覆蓋率相對容易達(dá)到高值，但功能覆蓋率仍更具主觀性，具體取決于規(guī)格的質(zhì)量和驗證團(tuán)隊對實際場景的預(yù)測能力。即使覆蓋率指標(biāo)顯示已達(dá)100%，開發(fā)者仍常懷疑測試是否涵蓋了關(guān)鍵部分。這種不確定性導(dǎo)致在流片后仍需持續(xù)開展驗證工作。

為了消除這種不確定性，我們在VSO.ai解決方案中引入AI驅(qū)動的機(jī)器學(xué)習(xí)技術(shù)，該解決方案和新思科技業(yè)界領(lǐng)先的VCS功能驗證解決方案集成，能夠識別未測試行為、生成針對性輸入并簡化測試用例選擇。VSO.ai不僅能提高覆蓋結(jié)果，還增強(qiáng)了用戶對驗證全面性和有效性的信心。

什么是RTL簽核？

相比于行為，RTL簽核更側(cè)重于結(jié)構(gòu)正確性。它可用于確認(rèn)RTL代碼是否已實施就緒，且不存在可能影響綜合、時序或物理集成的問題。

RTL簽核期間執(zhí)行的重要檢查包括跨時鐘域（CDC）、跨復(fù)位域（RDC）、Lint檢查和低功耗設(shè)計意圖驗證。這些分析旨在發(fā)現(xiàn)諸如跨獨立時鐘域的信號不同步、復(fù)位邏輯不完整或違反命名慣例和設(shè)計規(guī)則等風(fēng)險。借助新思科技VC SpyGlass和新思科技VC Formal等工具，我們能夠在流程早期識別這些問題，以免它們在門級或布局層級成為缺陷。

功耗感知驗證同樣是RTL簽核的核心原則。開發(fā)者需要確認(rèn)是否已借助統(tǒng)一功耗格式（UPF）等技術(shù)正確定義和集成隔離單元、電壓轉(zhuǎn)換器和保留策略。這些結(jié)構(gòu)在純RTL層級通常是不可見的，因此需要通過綜合或靜態(tài)分析才能揭示它們在實際情境中的行為。

RTL和功能簽核的交集

雖然功能和RTL簽核用途不同，但二者緊密相連。一個用于驗證設(shè)計行為，另一個則用于驗證結(jié)構(gòu)可行性。

兩者都是設(shè)計收斂的必要條件，且能互相揭示另一種方法無法發(fā)現(xiàn)的問題。

二者在時間上常常并行推進(jìn)，但所要解答的問題卻有著本質(zhì)區(qū)別。

一個領(lǐng)域的問題可能會影響另一個領(lǐng)域。

例如，在RTL簽核過程中發(fā)現(xiàn)同步器缺失，這可能會導(dǎo)致間歇性故障，而這類問題單純依靠功能覆蓋率指標(biāo)難以捕捉。同樣地，功能簽核中如果存在未經(jīng)測試的狀態(tài)轉(zhuǎn)換，即使通過了結(jié)構(gòu)檢查，也可能導(dǎo)致芯片故障。

將這兩個簽核階段視為既相互獨立又協(xié)同配合的過程，有助于避免盲目樂觀，幫助團(tuán)隊選擇合適的工具和技術(shù)解決正確的問題。仿真和測試平臺更適合探索應(yīng)用場景和邏輯條件，而靜態(tài)分析則更擅于發(fā)現(xiàn)設(shè)計規(guī)則違例或同步器缺失。

對于這兩個階段，新思科技Verdi可以作為通用調(diào)試平臺，幫助開發(fā)者查看、分析和識別故障與覆蓋率缺口的根本原因。

現(xiàn)代簽核中的AI應(yīng)用

隨著驗證復(fù)雜性不斷增加，完成簽核所需的工作量也與日俱增。傳統(tǒng)驗證流程中，工程師往往需要耗費數(shù)周時間疲于捕捉那些難以復(fù)現(xiàn)的極端案例，或是反復(fù)調(diào)試測試輸入序列。如今，AI技術(shù)正在重塑這一現(xiàn)狀。

VSO.ai解決了功能簽核中最棘手的問題之一，即如何實現(xiàn)重要的覆蓋率目標(biāo)。區(qū)別于單純依賴隨機(jī)測試生成或人工調(diào)整的技術(shù)，該方案側(cè)重于分析仿真數(shù)據(jù)、識別缺口并自主生成更有可能觸發(fā)未測試行為的輸入條件。這些功能顯著降低了人工干預(yù)強(qiáng)度，大幅縮短了有效覆蓋率目標(biāo)的達(dá)成周期。

我們最新一代Verdi平臺還借助AI技術(shù)增強(qiáng)了故障分類和根本原因分析，大幅提升了工作效率。

AI有助于提高覆蓋率本身的質(zhì)量，同時不可達(dá)性分析（VC Formal的一項關(guān)鍵功能）有助于確定RTL中永遠(yuǎn)不會被執(zhí)行的部分。這使得設(shè)計團(tuán)隊能夠?qū)o用代碼排除在覆蓋率目標(biāo)之外，避免在那些對功能可信度沒有幫助的目標(biāo)上浪費時間。

展望未來，智能體AI將帶來更大潛力。通過將自然語言描述的設(shè)計規(guī)范轉(zhuǎn)化為形式化斷言，開發(fā)者團(tuán)隊將能更快、更準(zhǔn)確地定義功能覆蓋率。

構(gòu)建完整的驗證信心體系

功能簽核和RTL簽核代表著同一驗證工作這枚硬幣的兩面，一面確認(rèn)設(shè)計的行為符合預(yù)期，而另一面則確認(rèn)構(gòu)建方式足以支持可靠的實現(xiàn)。

兩者同等重要，無法相互替代。在如今SoC日益異構(gòu)化且對功耗極為敏感的背景下，忽視任何一個簽核里程碑都將引入風(fēng)險，且這種風(fēng)險難以通過硅后調(diào)試徹底修復(fù)。